專利名稱：Cmos圖像傳感器的制造方法及其所用的刻蝕方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體加工制造方法，更具體地說(shuō)，涉及一種CMOS圖像傳感器的制造方法及其所用的刻蝕方法。
背景技術(shù)：
CMOS圖像傳感器可以將像素陣列與外圍電路集成在同一芯片上，與電荷耦合器件相比，CMOS圖像傳感器具有體積小、重量輕、功耗低、編程方便、易于控制以及平均成本低的優(yōu)點(diǎn)?，F(xiàn)有技術(shù)中，形成CMOS圖像傳感器的工藝參照?qǐng)D1加以說(shuō)明。提供包含外圍電路區(qū)IA和像素單元區(qū)IB的半導(dǎo)體襯底100，像素單元區(qū)IB包括光電二極管區(qū)域和驅(qū)動(dòng)電路區(qū)域；然后，用熱氧化法在半導(dǎo)體襯底100上形成墊氧化層101，墊氧化層101的材料為氧化硅；用化學(xué)氣相沉積法或物理氣相沉積法在墊氧化層101上形成阻擋層102，阻擋層102的材料為氮化硅；用旋涂法在阻擋層102在形成光刻膠層103，經(jīng)過(guò)曝光、顯影工藝，在光刻膠層103上定義出淺溝槽圖形104。接著，以光刻膠層103為掩膜，用干法刻蝕法沿淺溝槽圖形104刻蝕阻擋層102、墊氧化層101和半導(dǎo)體襯底100，形成淺溝槽；用灰化法去除光刻膠層103，然后再用濕法刻蝕法去除殘留的光刻膠層103。采用熱氧化法氧化淺溝槽內(nèi)表面形成襯氧化層，襯氧化層的材料為氧化硅；然后，用高密度等離子體工藝在阻擋層102上及淺溝槽內(nèi)形成絕緣氧化層填充滿淺溝槽，絕緣氧化層的材料為氧化硅；用化學(xué)機(jī)械拋光法平坦化絕緣氧化層至露出阻擋層；最后，用濕法蝕刻方法去除阻擋層102和墊氧化層101，形成淺溝槽隔離結(jié)構(gòu)。在外圍電路區(qū)IA的半導(dǎo)體襯底100上形成柵介質(zhì)層，在像素單元區(qū)IB的驅(qū)動(dòng)電路區(qū)域的半導(dǎo)體襯底100上形成復(fù)位晶體管的柵介質(zhì)層、源跟隨晶體管的柵介質(zhì)層和輸出晶體管的柵介質(zhì)層；然后在柵介質(zhì)層上形成柵極、在復(fù)位晶體管的柵介質(zhì)層上形成復(fù)位晶體管的柵極、在源跟隨晶體管的柵介質(zhì)層上形成源跟隨晶體管的柵極及在輸出晶體管的柵介質(zhì)層上形成輸出晶體管的柵極；接著，在光電二極管區(qū)域的半導(dǎo)體襯底100內(nèi)形成與半導(dǎo)體襯底100導(dǎo)電類型相反的深摻雜阱，與半導(dǎo)體襯底100之間構(gòu)成PN結(jié)，形成光電二極管。在深摻雜阱上對(duì)應(yīng)形成與之導(dǎo)電類型相反的淺摻雜區(qū)；在驅(qū)動(dòng)電路區(qū)域形成淺擴(kuò)散區(qū)；在外圍電路區(qū)IA形成淺擴(kuò)散區(qū)。在像素單元區(qū)IB的復(fù)位晶體管的柵極、源跟隨晶體管的柵極、輸出晶體管的柵極和外圍電路區(qū)IA晶體管的柵極兩側(cè)形成側(cè)墻；然后，在像素單元區(qū)IB的復(fù)位晶體管的柵極、源跟隨晶體管的柵極、輸出晶體管的柵極和外圍電路區(qū)IA晶體管的柵極兩側(cè)的半導(dǎo)體襯底100中進(jìn)行源/漏極離子注入。由于復(fù)位晶體管的源極與深摻雜阱相連接，復(fù)位晶體管的源極不需要進(jìn)行注入；復(fù)位晶體管和源跟隨晶體管共用漏極、源跟隨晶體管和輸出晶體管的共用源極；形成輸出晶體管的漏極；在外圍電路區(qū)IA晶體管的柵極兩側(cè)分別形成源極及漏極。現(xiàn)有技術(shù)中,還發(fā)展出了穿透娃通孔(through silicon via,簡(jiǎn)稱TSV)技術(shù),其能夠使芯片在三維方向堆疊的密度最大、芯片之間的互連線最短、外形尺寸最小，可以有效地實(shí)現(xiàn)這種3D芯片層疊。TSV刻蝕工藝是一個(gè)刻蝕工藝和聚合物沉積工藝交替進(jìn)行的過(guò)程，即先對(duì)襯底(主要為硅材料)刻蝕一部分，然后對(duì)側(cè)壁進(jìn)行聚合物沉積，防止下一次的刻蝕開(kāi)口過(guò)大,再繼續(xù)下一輪的刻蝕和聚合物沉積,這樣交替進(jìn)行,完成整個(gè)刻蝕工藝。在等離子體刻蝕工藝中，等離子體由源功率產(chǎn)生的耦合能量作用于反應(yīng)腔室而產(chǎn)生，偏置功率驅(qū)動(dòng)等離子體與襯底進(jìn)行化學(xué)反應(yīng)。等離子體包括帶正電或負(fù)電的活性粒子，帶電的刻蝕活性粒子與襯底接觸時(shí)，由于鞘層電壓的作用，電荷被捕獲并累積，負(fù)電荷聚集在硅結(jié)構(gòu)表面以及刻蝕開(kāi)口上部，正電荷聚集在刻蝕開(kāi)口底部，并在刻蝕開(kāi)口底部形成內(nèi)建電場(chǎng)，而隨后來(lái)的帶正電的活性粒子會(huì)受到電場(chǎng)力的排斥，偏離原先的運(yùn)動(dòng)軌道，從而刻蝕娃結(jié)構(gòu)的底部，因此會(huì)出現(xiàn)notching現(xiàn)象，即刻蝕開(kāi)口呈馬蹄形狀，notching現(xiàn)象導(dǎo)致底部無(wú)法被填滿，容易出現(xiàn)底部空洞。因此，notching現(xiàn)象出現(xiàn)的原因是聚集在硅結(jié)構(gòu)上的正電荷數(shù)量引起的，而如何減少這種正電荷數(shù)量是克服notching現(xiàn)象的關(guān)鍵?，F(xiàn)有技術(shù)中，已提出一些針對(duì)性地解決notching現(xiàn)象的方案，例如公開(kāi)號(hào)為US6187685B1的美國(guó)專利提出了增加沉積工藝的時(shí)間、增加反應(yīng)腔室中的壓力或?qū)Ψ磻?yīng)腔室施加間斷式或脈沖式的偏置功率等措施來(lái)克服notching現(xiàn)象。但在應(yīng)用到制造CMOS圖像傳感器的刻蝕工藝中、尤其是在采用TSV技術(shù)時(shí)，上述方案對(duì)notching現(xiàn)象并沒(méi)有理想的效果、notching仍比較明顯,如圖2所示。因此，業(yè)界期望獲得一種用于制造CMOS圖像傳感器的刻蝕方法，以有效避免notching現(xiàn)象的出現(xiàn)。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種用于制造CMOS圖像傳感器的刻蝕方法，其能有效避免notching現(xiàn)象的出現(xiàn)。為實(shí)現(xiàn)上述目的，本發(fā)明技術(shù)方案如下:
一種用于制造CMOS圖像傳感器的刻蝕方法，包括如下步驟:a)、向反應(yīng)腔室通入制程氣體，制程氣體包括刻蝕氣體和側(cè)壁保護(hù)氣體；b)、向反應(yīng)腔室施加源功率和偏置功率，偏置功率呈脈沖式變化；c)、在反應(yīng)腔室中交替進(jìn)行刻蝕制程和沉積制程；其中，源功率低于2000 瓦。優(yōu)選地，源功率為1400-1800瓦。優(yōu)選地，偏置功率低于60瓦。優(yōu)選地，刻蝕制程的時(shí)間低于1.3秒。優(yōu)選地，偏置功率的脈沖頻率為500-1500HZ。優(yōu)選地，脈沖的占空比為40%_80%。本發(fā)明提供的用于制造CMOS圖像傳感器的刻蝕方法,能有效避免notching現(xiàn)象的出現(xiàn)，從而可提升產(chǎn)品良率，且實(shí)施簡(jiǎn)單、易于推廣。本發(fā)明還提供了一種CMOS圖像傳感器的制造方法，包括如下步驟:a)、提供包含外圍電路區(qū)和像素單元區(qū)的半導(dǎo)體襯底，外圍電路區(qū)和像素單元區(qū)的半導(dǎo)體襯底上有柵介電層和位于該柵介電層上的柵極；b)、在半導(dǎo)體襯底上形成墊氧化層和阻擋層；c)、形成光刻膠層，并定義出淺溝槽圖形；d)、以上述刻蝕方法刻蝕阻擋層、墊氧化層和半導(dǎo)體襯底；
e)、形成源極和漏極。


圖1示出現(xiàn)有技術(shù)中形成CMOS圖像傳感器的工藝示意圖2示出現(xiàn)有技術(shù)制造CMOS圖像傳感器的刻蝕工藝中出現(xiàn)的notching現(xiàn)象；
圖3示出本發(fā)明第一實(shí)施例的用于制造CMOS圖像傳感器的刻蝕方法的流程示意圖； 圖4示出本發(fā)明第一實(shí)施例所得到的刻蝕開(kāi)口形貌；
圖5示出本發(fā)明第二實(shí)施例的CMOS圖像傳感器的制造方法的流程示意圖。
具體實(shí)施例方式下面結(jié)合附圖，對(duì)本發(fā)明的具體實(shí)施方式
作進(jìn)一步的詳細(xì)說(shuō)明。需要說(shuō)明的是，本發(fā)明的實(shí)施例既可應(yīng)用于TSV刻蝕工藝中，也可應(yīng)用到其他制造CMOS圖像傳感器的刻蝕工藝中。如圖3所示，本發(fā)明第一實(shí)施例提供的用于制造CMOS圖像傳感器的刻蝕方法包括如下步驟:
S11、向反應(yīng)腔室通入制程氣體，制程氣體包括刻蝕氣體和側(cè)壁保護(hù)氣體。具體地，反應(yīng)腔室中放置有待加工件，其為已定義出淺溝槽圖形的半導(dǎo)體襯底，用于制造CMOS圖像傳感器。刻蝕氣體包括SF6等可引起刻蝕反應(yīng)的氣體，側(cè)壁保護(hù)氣體包括C4F8等可引起聚合物沉積反應(yīng)的氣體，制程氣體可以在接入反應(yīng)腔室的射頻電場(chǎng)的作用下產(chǎn)生等離子體，其中，SF6解離形成大量的F的自由基進(jìn)行刻蝕反應(yīng)，C4F8解離生成CF聚合物，沉積在側(cè)壁實(shí)現(xiàn)了對(duì)側(cè)壁的保護(hù)。S12、向反應(yīng)腔室施加源功率和偏置功率，偏置功率呈脈沖式變化。具體地，源功率和偏置功率作用于反應(yīng)腔室而在其中產(chǎn)生射頻電場(chǎng)，源功率通過(guò)電感耦合的方式使刻蝕氣體、側(cè)壁保護(hù)氣體電離，產(chǎn)生活性游離基、亞穩(wěn)態(tài)粒子、原子等高密度的等離子體，這些活性粒子與被刻蝕材料表面相互作用；等離子體在偏置功率的作用下產(chǎn)生對(duì)襯底的定向物理濺射轟擊，為刻蝕等化學(xué)反應(yīng)提供輔助作用，可以起到打斷化學(xué)鍵、引起晶格損傷和促進(jìn)襯底表面的化學(xué)反應(yīng)等作用。源功率通常由交流電壓源提供，偏置功率既可由交流電壓源提供、也可由直流電壓源提供。其中，偏置功率呈脈沖式變化，即在一高電平功率和一低電平功率之間呈周期性交替變化。這種脈沖式變化的偏置功率有助于在一定程度上避免notching現(xiàn)象的出現(xiàn)。在包括制造CMOS圖像傳感器的刻蝕方法在內(nèi)的半導(dǎo)體刻蝕工藝中，等離子體的離子化率是影響notching現(xiàn)象的關(guān)鍵因素。在其他工藝參數(shù)相同的情況下，離子化率高時(shí),notching現(xiàn)象明顯；離子化率低時(shí),notching現(xiàn)象概率降低、刻蝕側(cè)壁越來(lái)越趨于垂直形貌。而等離子體的離子化率通常是由施加于反應(yīng)腔室的源功率的大小來(lái)決定的。實(shí)驗(yàn)中發(fā)現(xiàn)，當(dāng)以例如2400瓦的源功率作用于反應(yīng)腔室時(shí)，其他工藝參數(shù)包括:脈沖式偏置功率的高電平功率為75瓦、低電平功率為25瓦，偏置功率的脈沖為1000HZ、占空比為50%，刻蝕制程持續(xù)1.6秒、沉積制程持續(xù)1.2秒，在上述工藝條件下，刻蝕側(cè)壁會(huì)出現(xiàn)明顯的notching現(xiàn)象。
當(dāng)把源功率降至2000瓦以下、例如1800瓦時(shí)，其他工藝參數(shù)不變，notching形貌會(huì)逐步消失。進(jìn)一步降低源功率，例如降至1400瓦，側(cè)壁形貌會(huì)逐步趨于垂直，接近于理想中的形態(tài)。因此，在本發(fā)明上述實(shí)施例中，采用的源功率低于2000瓦。較佳實(shí)施情況下，源功率為1400-1800瓦。S13、在反應(yīng)腔室中交替進(jìn)行刻蝕制程和沉積制程。具體地，刻蝕制程實(shí)現(xiàn)對(duì)半導(dǎo)體材料的刻蝕反應(yīng)，沉積制程的作用是保護(hù)側(cè)壁，減少側(cè)壁上的開(kāi)口。通常，在反應(yīng)腔室中射頻電場(chǎng)功率較高的情況下，以刻蝕反應(yīng)為主，在射頻電場(chǎng)功率較低的情況下，以聚合物沉積反應(yīng)為主。通過(guò)對(duì)刻蝕反應(yīng)和聚合物沉積反應(yīng)的調(diào)控與切換，可使側(cè)壁形貌趨近于垂直、平滑，以達(dá)到較理想的形態(tài)。根據(jù)上述實(shí)施例，以功率低于2000瓦的源功率以及脈沖式的偏置功率施加于反應(yīng)腔室，有效避免了 notching現(xiàn)象的出現(xiàn)，從而可提升產(chǎn)品良率；該實(shí)施方式簡(jiǎn)單、易于推廣。進(jìn)一步地，施加于反應(yīng)腔室的偏置功率低于60瓦，可進(jìn)一步避免notching現(xiàn)象的出現(xiàn)。較佳情況下，偏置功率的低電平功率低于25瓦，高電平功率高于55瓦。進(jìn)一步地，在工藝周期中將刻蝕制程的時(shí)間降至1.3秒以下(包括1.3秒)時(shí)，也有利于克服notching現(xiàn)象。較佳情況下，可適當(dāng)延長(zhǎng)沉積制程的時(shí)間，例如保持在1.2秒以上，以進(jìn)一步克服notching現(xiàn)象。上述改進(jìn)可帶來(lái)更加技術(shù)效果的原理在于:源功率降低后，刻蝕氣體的離子化率也隨之降低，聚集到刻蝕開(kāi)口的正離子相應(yīng)減少了，同樣偏置功率和刻蝕制程時(shí)間的減少也降低了正離子的聚集，所以同樣可以起到避免notching形貌的作用。較佳情況下，偏置功率的脈沖頻率為500-1500HZ，占空比為40%_80%。在另一實(shí)驗(yàn)中，采用如下的工藝參數(shù):源功率為1400至1800瓦中的任一數(shù)值，偏置功率的高電平功率為55瓦、低電平功率為25瓦，偏置功率的脈沖頻率為1000HZ、占空比為50%，刻蝕制程時(shí)間為1.3秒。此時(shí)，得到的側(cè)壁形貌如圖4所示。上述實(shí)施例中，偏置功率由一交流電壓源提供，交流電壓源的頻率為400KHZ。如圖5所示，本發(fā)明第二實(shí)施例提供一種CMOS圖像傳感器的制造方法，包括如下步驟:
S21、提供包含外圍電路區(qū)和像素單元區(qū)的半導(dǎo)體襯底，外圍電路區(qū)和像素單元區(qū)的半導(dǎo)體襯底上有柵介電層和位于該柵介電層上的柵極。S22、在半導(dǎo)體襯底上形成墊氧化層以及阻擋層，墊氧化層材料為氧化硅、阻擋層材料為氮化硅。具體地，可以先制成墊氧化層，再在墊氧化層上形成阻擋層；或者，也可以先制成阻擋層，再形成一層墊氧化層。S23、在阻擋層上形成光刻膠層，并定義出淺溝槽圖形。S24、以光刻膠層為掩膜，以上述第一實(shí)施例中提供的刻蝕方法刻蝕阻擋層、墊氧化層和半導(dǎo)體襯底。具體地，施加于反應(yīng)腔室的偏置功率呈脈沖式變化，源功率低于2000瓦。S25、形成源極和漏極。
可以理解，在上述制造方法之后，還可繼續(xù)進(jìn)行CMP工藝和3D封裝工藝等現(xiàn)有技術(shù)中公開(kāi)的其他工藝步驟，以最終形成CMOS圖像傳感器。采用上述制造方法得到的CMOS圖像傳感器，在刻蝕過(guò)程中出現(xiàn)notching現(xiàn)象概率很低、不會(huì)形成刻蝕空洞，從而制成良率明顯提升。以上所述的僅為本發(fā)明的優(yōu)選實(shí)施例，所述實(shí)施例并非用以限制本發(fā)明的專利保護(hù)范圍，因此凡是運(yùn)用本發(fā)明的說(shuō)明書及附圖內(nèi)容所作的等同結(jié)構(gòu)變化，同理均應(yīng)包含在本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種用于制造CMOS圖像傳感器的刻蝕方法，包括如下步驟: a)、向反應(yīng)腔室通入制程氣體，所述制程氣體包括刻蝕氣體和側(cè)壁保護(hù)氣體； b)、向所述反應(yīng)腔室施加源功率和偏置功率，所述偏置功率呈脈沖式變化； c)、在所述反應(yīng)腔室中交替進(jìn)行刻蝕制程和沉積制程； 其中，所述源功率低于2000瓦。
2.按權(quán)利要求1所述的刻蝕方法，其特征在于，所述源功率為1400-1800瓦。
3.按權(quán)利要求2所述的刻蝕方法，其特征在于，所述偏置功率低于60瓦。
4.按權(quán)利要求3所述的刻蝕方法，其特征在于，所述偏置功率的低電平功率低于25瓦，高電平功率高于55瓦。
5.按權(quán)利要求1至4中任一項(xiàng)所述的刻蝕方法，其特征在于，所述刻蝕制程的時(shí)間低于1.3 秒。
6.按權(quán)利要求5所述的刻蝕方法，其特征在于，所述沉積制程的時(shí)間高于1.2秒。
7.按權(quán)利要求1至4中任一項(xiàng)所述的刻蝕方法，其特征在于，所述偏置功率的脈沖頻率為 500-1500HZ。
8.按權(quán)利要求7所述的刻蝕方法，其特征在于，所述脈沖的占空比為40%-80%。
9.按權(quán)利要求8所述的刻蝕方法，其特征在于，所述偏置功率由一交流電壓源提供，所述交流電壓源的頻率為400KHZ。
10.按權(quán)利要求1至4中任一項(xiàng)所述的刻蝕方法，其特征在于，所述刻蝕氣體包括SF6,所述側(cè)壁保護(hù)氣體包括C4F8。
11.一種CMOS圖像傳感器的制造方法，包括如下步驟: a)、提供包含外圍電路區(qū)和像素單元區(qū)的半導(dǎo)體襯底，所述外圍電路區(qū)和像素單元區(qū)的半導(dǎo)體襯底上有柵介電層和位于該柵介電層上的柵極； b)、在所述半導(dǎo)體襯底上形成墊氧化層和阻擋層； C)、形成光刻膠層，并定義出淺溝槽圖形； d)、以如權(quán)利要求1中所述的刻蝕方法刻蝕所述阻擋層、墊氧化層和半導(dǎo)體襯底； e)、形成源極和漏極。
全文摘要
本發(fā)明涉及一種CMOS圖像傳感器的制造方法及其所用的刻蝕方法，刻蝕方法包括如下步驟向反應(yīng)腔室通入制程氣體，制程氣體包括刻蝕氣體和側(cè)壁保護(hù)氣體；向反應(yīng)腔室施加源功率和偏置功率，偏置功率呈脈沖式變化；在反應(yīng)腔室中交替進(jìn)行刻蝕制程和沉積制程；其中，源功率低于2000瓦。其能有效避免notching現(xiàn)象的出現(xiàn)，從而可提升產(chǎn)品良率，且實(shí)施簡(jiǎn)單、易于推廣。
文檔編號(hào)H01L27/146GK103094297SQ20131005194
公開(kāi)日2013年5月8日 申請(qǐng)日期2013年2月17日 優(yōu)先權(quán)日2013年2月17日
發(fā)明者卞祖洋 申請(qǐng)人:中微半導(dǎo)體設(shè)備(上海)有限公司