從半導(dǎo)體器件去除膜的方法
【專利摘要】本發(fā)明實(shí)施例提供了一種形成半導(dǎo)體器件的方法、一種形成MRAM器件的方法以及一種形成半導(dǎo)體器件的方法。一個(gè)實(shí)施例是一種形成半導(dǎo)體器件的方法，該方法包括在第一層上方形成第二層，和對(duì)第二層實(shí)施第一蝕刻工藝以限定部件，其中第一蝕刻工藝在部件的表面上形成膜。該方法進(jìn)一步包括對(duì)部件實(shí)施離子束蝕刻工藝，其中離子束蝕刻工藝從部件的表面去除膜。本發(fā)明還公開了一種從半導(dǎo)體器件去除膜的方法。
【專利說(shuō)明】從半導(dǎo)體器件去除膜的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，更具體地，涉及從半導(dǎo)體器件去除膜的方法。
【背景技術(shù)】
[0002]半導(dǎo)體存儲(chǔ)器件用在集成電路中以實(shí)現(xiàn)電子應(yīng)用，包括收音機(jī)、電視機(jī)、手機(jī)和個(gè)人計(jì)算設(shè)備。眾所周知的器件包括諸如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)和閃存的電荷存儲(chǔ)器件。
[0003]存儲(chǔ)器件中最新發(fā)展涉及結(jié)合半導(dǎo)體技術(shù)和磁性材料的自旋電子學(xué)。電子的自旋極化(而不是電子的電荷)用于指示狀態(tài)“I”或“O”。一種這樣的自旋電子器件是自旋扭矩傳輸(STT)磁隧道結(jié)(MTJ)器件。
[0004]通常，一種MTJ器件包括自由層、固定層和設(shè)置在自由層和固定層之間的隧道層?？梢酝ㄟ^(guò)施加穿過(guò)隧道層的電流來(lái)反轉(zhuǎn)自由層的磁化方向，這使得注入在自由層內(nèi)的極化電子施加在自由層的磁化上的自旋扭矩。固定層具有固定的磁化方向。當(dāng)電流從自由層流到固定層時(shí)，電子以相反的方向流動(dòng)，即從固定層到自由層。在電子經(jīng)過(guò)固定層、流經(jīng)隧道層然后進(jìn)入到自由層并累積在自由層中后，電子被極化成與固定層相同的磁化方向。最后，自由層的磁化方向平行于固定層的磁化方向，并且MTJ器件將處在低阻態(tài)。電流引起的電子注入被稱為主注入。
[0005]當(dāng)施加的電流從固定層流到自由層時(shí)，電子以從自由層到固定層的方向流動(dòng)。具有極化與固定層的磁化方向相同的電子能夠流經(jīng)隧道層并且進(jìn)入到固定層。相反，具有極化與固定層的磁化不同的電子將被固定層反射(阻塞)，并累積在自由層中。最后，自由層的磁化將與固定層的磁化反平行，并且MTJ器件將處于高阻態(tài)。由電流引起的相應(yīng)電子注入被稱為次注入。

【發(fā)明內(nèi)容】

[0006]為了解決現(xiàn)有技術(shù)中所存在的問(wèn)題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種形成半導(dǎo)體器件的方法，所述方法包括:
[0007]在第一層上方形成第二層；
[0008]對(duì)所述第二層實(shí)施第一蝕刻工藝以限定部件，其中所述第一蝕刻工藝在所述部件的表面上形成膜；以及
[0009]對(duì)所述部件實(shí)施離子束蝕刻工藝，其中所述離子束蝕刻工藝從所述部件的表面去除所述膜。
[0010]在可選實(shí)施例中，所述離子束蝕刻工藝具有介于約100V和約200V之間的離子束電壓。
[0011 ] 在可選實(shí)施例中，所述第一蝕刻工藝是干式等離子體蝕刻工藝。
[0012]在可選實(shí)施例中，所述方法進(jìn)一步包括:在實(shí)施所述離子束蝕刻工藝之后，在所述部件和所述第二層上方沉積介電層。[0013]在可選實(shí)施例中，所述部件包括磁性隨機(jī)存取存儲(chǔ)(MRAM)器件的磁隧道結(jié)(MTJ)，并且所述第一層包括所述MRAM器件的底部電極。
[0014]在可選實(shí)施例中，所述部件包括柵極，并且所述第一層包括襯底。
[0015]在可選實(shí)施例中，所述部件包括淺溝槽隔離(STI)開口，并且所述第一層包括襯。
[0016]根據(jù)本發(fā)明的另一個(gè)方面，還提供了一種形成磁性隨機(jī)存取存儲(chǔ)(MRAM)器件的方法，包括:
[0017]在底部電極上方形成磁隧道結(jié)(MTJ);
[0018]在所述MTJ上方形成頂部電極；
[0019]用第一蝕刻工藝圖案化所述頂部電極和所述MTJ以限定部件，其中所述第一蝕刻工藝在所述頂部電極和所述MTJ的部件上形成膜；以及
[0020]對(duì)所述頂部電極和所述MTJ的部件實(shí)施離子束蝕刻工藝，其中所述離子束蝕刻工藝去除所述膜。
[0021]在可選實(shí)施例中，所述離子束蝕刻工藝具有介于約500V和約2000V之間的離子束聚焦電壓。
[0022]在可選實(shí)施例中，所述離子束蝕刻工藝包括選自基本上由CHF2、CHF3或CHF4、Ar、
O、N和它們的組合所組成的組中的蝕刻氣體。
[0023]在可選實(shí)施例中，形成所述MTJ進(jìn)一步包括:在所述底部電極上方形成反鐵磁材料(AFM)層；在所述AFM層上方形成固定層；在所述固定層上方形成勢(shì)壘層；以及，在所述勢(shì)壘層上方形成自由層。
[0024]在可選實(shí)施例中，在實(shí)施所述離子束蝕刻工藝之后，所述頂部電極具有第一寬度并且所述MTJ具有第二寬度，所述第二寬度大于所述第一寬度。
[0025]在可選實(shí)施例中，所述膜位于所述MTJ的側(cè)壁上且位于所述頂部電極的側(cè)壁和頂面上。
[0026]在可選實(shí)施例中，所述方法進(jìn)一步包括:在實(shí)施所述離子束蝕刻工藝之后，在所述底部電極、所述MTJ和所述頂部電極上方形成介電層。
[0027]在可選實(shí)施例中，用所述第一蝕刻工藝圖案化所述頂部電極和所述MTJ以限定所述部件進(jìn)一步包括:在第一等離子體干蝕刻步驟中圖案化所述頂部電極；以及，在第二等離子體干蝕刻步驟中圖案化所述MTJ。
[0028]根據(jù)本發(fā)明的另一方面，還提供了一種形成半導(dǎo)體器件的方法，所述方法包括:用第一蝕刻工藝在襯底中形成開口，其中所述第一蝕刻工藝在所述開口的內(nèi)表面上形成膜；以及，在所述開口中實(shí)施離子束蝕刻工藝，其中所述離子束蝕刻工藝去除所述膜。
[0029]在可選實(shí)施例中，所述離子束蝕刻工藝具有介于約100V和約200V之間的離子束電壓。
[0030]在可選實(shí)施例中，所述膜位于所述開口的側(cè)壁和底面上。
[0031 ] 在可選實(shí)施例中，所述方法進(jìn)一步包括:用介電材料填充所述開口以形成隔離區(qū)。
[0032]在可選實(shí)施例中，所述方法進(jìn)一步包括:用半導(dǎo)電材料填充所述開口以形成源極
/漏極區(qū)?！緦＠綀D】

【附圖說(shuō)明】
[0033]為了更充分地理解本發(fā)明及其優(yōu)點(diǎn)，現(xiàn)將結(jié)合附圖所作的以下描述作為參考，其中:
[0034]圖1至圖6示出根據(jù)一個(gè)實(shí)施例的形成磁性隨機(jī)存取存儲(chǔ)(MRAM)器的中間階段；
[0035]圖7-圖12示出根據(jù)一個(gè)實(shí)施例的形成隔離區(qū)的中間階段；
[0036]圖13至圖18示出根據(jù)一個(gè)實(shí)施例的形成柵極結(jié)構(gòu)的中間階段；
[0037]圖19示出根據(jù)一個(gè)實(shí)施例的用于制造MRAM器件的方法流程圖；
[0038]圖20示出根據(jù)一個(gè)實(shí)施例的用于制造一種半導(dǎo)體器件的方法流程圖；以及
[0039]圖21示出根據(jù)一個(gè)實(shí)施例的用于制造另一半導(dǎo)體器件的方法的流程圖。
【具體實(shí)施方式】
[0040]現(xiàn)參考附圖中示出的詳細(xì)的實(shí)施例。在任何可能的情況下，附圖和說(shuō)明書中所使用的相同參考編號(hào)指的是相同或相似的部分。為清楚和方便起見(jiàn)，附圖中可能增大了形狀和厚度。說(shuō)明書將針對(duì)形成為根據(jù)本發(fā)明的方法和裝置中的部分的元件或者與該方法和裝置直接配合工作的元件。應(yīng)該理解，沒(méi)有明確示出或描述的元件可以采用本領(lǐng)域技術(shù)人員公知的各種形式。一旦了解了本發(fā)明，對(duì)本領(lǐng)域技術(shù)人員來(lái)說(shuō)許多替代和修改將是顯而易見(jiàn)的。
[0041]整個(gè)說(shuō)明書中參考“一個(gè)實(shí)施例”或“某個(gè)實(shí)施例”意味著結(jié)合該實(shí)施例所描述的具體部件、結(jié)構(gòu)或特征包括在至少一個(gè)實(shí)施例中。因而，在說(shuō)明書的各個(gè)位置出現(xiàn)的短語(yǔ)“在某個(gè)實(shí)施例中”或“在一個(gè)實(shí)施例中”不一定都指的是相同實(shí)施例。而且，可以在一個(gè)或多個(gè)實(shí)施例中以任何合適的方式結(jié)合具體部件、結(jié)構(gòu)或特征。應(yīng)該理解，附圖不必按比例繪制，而且這些附圖僅用于說(shuō)明的目的。
[0042]以下針對(duì)具體環(huán)境來(lái)描述實(shí)施例，即一種用于形成具有改善的性能和電特性的磁性隨機(jī)存取存儲(chǔ)器(MRAM)磁隧道結(jié)(MTJ)的方法。然而，其他實(shí)施例也可以應(yīng)用于其他形成半導(dǎo)體器件的方法，其中可以去除損傷的層或膜來(lái)改善半導(dǎo)體器件。
[0043]圖19示出根據(jù)一個(gè)實(shí)施例的用于制造MRAM器件的方法500的流程圖。方法500示出和描述了以下的一系列行為或事件，應(yīng)該理解，示出的這些行為或事件的順序不限于具體的實(shí)施例。例如，一些行為可以以不同的順序發(fā)生和/或與除本文所示出和/或所描述的行為之外的其他行為或事件同時(shí)發(fā)生。此外，并不需要所有示出的行為來(lái)實(shí)施本文說(shuō)明書的一個(gè)或多個(gè)方面或?qū)嵤├?。而且，可以用一個(gè)或多個(gè)單獨(dú)的行為和/或階段來(lái)實(shí)施本文所描述的一個(gè)或多個(gè)行為。
[0044]在步驟502中，在底部電極上方形成MTJ和頂部電極。步驟502示出在以下所描述的圖1至圖3中。
[0045]現(xiàn)參考圖1，示出制造的中間階段的MRAM器件100。MRAM器件100包括底部電極20，位于底部電極20上方的磁隧道結(jié)(MTJ)36 (見(jiàn)圖3)，和位于MTJ36上方的頂部電極30。MTJ36包括位于底部電極20上方的反鐵磁材料(AFM)層22，位于AFM層22上方的固定層24，位于固定層24上方的勢(shì)壘層26，以及位于勢(shì)壘層26上方的自由層28。
[0046]可以通過(guò)包括鑲嵌工藝的合適工藝在介電層(未示出)中形成底部電極20。還可以使用諸如沉積和蝕刻、雙鑲嵌等其他工藝。底部電極20可以由任何合適的導(dǎo)電材料形成，諸如高導(dǎo)電、低電阻金屬、基本金屬、過(guò)渡金屬等，該導(dǎo)電材料包括含Al、AlCu、Cu、Ta、TaN、T1、TiN、W、多晶硅等或者它們的組合的一種或多種的金屬或金屬合金。底部電極20可以包括勢(shì)壘/粘附層(未示出)以阻止擴(kuò)散并在底部電極20和周圍的介電層(未示出)之間提供更好的粘附。例如可以通過(guò)化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、旋涂沉積或者其他合適的方法形成底部電極20。
[0047]可以在底部電極20上方形成AFM層22。AFM層22可以由PtMn、IrMn等或者它們的組合形成。可以通過(guò)諸如CVD、PVD、ALD等或它們的組合沉積AFM層22至介于約80 A
和約200 A之間的厚度。
[0048]可以在AFM層22上方形成固定層24。固定層24可以由包括鐵的任何合適的鐵磁材料或合金(諸如CoFe、CoFeB等或它們的組合)形成。固定層24還可以由諸如CoFeB/Ru/CoFeB/PtMn等或它們的組合的復(fù)合層形成?？梢酝ㄟ^(guò)諸如CVD、PVD、ALD等或它們的組合
的工藝來(lái)沉積固定層24至介于約30 A和約60 A.ZJ旬的厚度。
[0049]可以在固定層24上方形成勢(shì)壘層26。勢(shì)壘層26可以由任何合適的介電材料形成，諸如MgO、氧化鋁(AlOx或A1203)等或它們的組合。可以通過(guò)諸如CVD、PVD、ALD等或
它們的組合的工藝沉積勢(shì)壘層26至介于約I A和約55 A之間的厚度。
[0050]可以在勢(shì)壘層26上方形成自由層28。自由層28可以由包括鐵的任何合適的鐵磁材料或合金(諸如CoFeXoFeB等或它們的組合)形成。自由層28還可以由諸如CoFeB/Ru/CoFeB/PtMn等或它們的組合的復(fù)合層形成?？梢酝ㄟ^(guò)諸如CVD、PVD、ALD等或它們的組合的工藝沉積自由層28至介于約10丨人和約30丨人之間的厚度。
[0051]固定層24是鐵磁層，其磁性取向可以在其關(guān)聯(lián)的MRAM器件100的操作期間不改變。自由層28也是鐵磁層，其磁極性或者磁性取向可以在相應(yīng)的MRAM器件100的寫入操作期間改變。固定層24和自由層28的磁場(chǎng)的相對(duì)對(duì)準(zhǔn)決定了設(shè)置在固定層24和自由層28之間的勢(shì)壘層26的阻態(tài)(高阻態(tài)或低阻態(tài))。通過(guò)檢測(cè)MTJ36的阻態(tài)來(lái)讀取存儲(chǔ)在MTJ36(見(jiàn)圖3)中的數(shù)字信息。
[0052]當(dāng)自由層28和固定層24的磁性取向相互反平行時(shí)，第一存儲(chǔ)狀態(tài)存在(例如，邏輯“I”)。當(dāng)自由層28和固定層24的磁性取向相互平行時(shí)，第二存儲(chǔ)狀態(tài)存在(例如，邏輯“O”)。當(dāng)電流流經(jīng)MTJ36時(shí)，可以通過(guò)感測(cè)電阻來(lái)感測(cè)自由層28和固定層24的磁性取向以讀取存儲(chǔ)在MTJ36中的數(shù)據(jù)。為了改變MTJ36的阻態(tài)，通過(guò)施加電流到自由層28以轉(zhuǎn)變自由層28的磁化來(lái)改變自由層28的磁極性。
[0053]可以通過(guò)包括鑲嵌工藝的合適工藝在介電層(未示出)中形成頂部電極30。還可以使用沉積和蝕刻、雙鑲嵌等的其他工藝。頂部電極30可以由諸如高導(dǎo)電、低電阻金屬、基本金屬、過(guò)渡金屬等的任何合適的導(dǎo)電材料形成，該導(dǎo)電材料包括含有Al、AlCu、Cu、Ta、TaN、T1、TiN、W、多晶硅等或它們的組合的一種或多種的金屬或金屬合金。頂部電極30可以包括勢(shì)壘/粘附層(未示出)以阻止擴(kuò)散并在頂部電極30和周圍的介電層(未示出)之間提供更好的粘附。例如可以通過(guò)CVD、PVD、ALD、旋涂沉積或者其他合適的方法來(lái)形成頂部電極30。頂部電極30和底部電極20的位置和形狀僅用于說(shuō)明的目的而不用于限制。
[0054]如圖2所示，將自由層28、勢(shì)壘層26和固定層24圖案化成具有與頂部電極30基本上相同的寬度。在一個(gè)實(shí)施例中，可以用等離子體源和蝕刻氣體通過(guò)干化學(xué)蝕刻來(lái)圖案化頂部電極30。等離子體源可以是電感耦合等離子體(ICR)蝕刻、變壓耦合等離子體(TCP)蝕刻、電子回旋共振(ECR)蝕刻、反應(yīng)離子蝕刻(RIE )等，并且蝕刻氣體可以是氟、氯、溴、它?\ 3的組合等。
[0055]以上所述的蝕刻工藝在MTJ36的側(cè)壁上形成MTJ側(cè)壁膜32 (見(jiàn)圖3)并且在頂部電極30的頂部和側(cè)壁上形成頂部電極膜34?？梢酝ㄟ^(guò)蝕刻工藝對(duì)MTJ36的側(cè)壁的損傷、MTJ36的側(cè)壁的氧化、蝕刻位于MTJ36的側(cè)壁上的副產(chǎn)物的再沉積或者它們的組合來(lái)產(chǎn)生MTJ側(cè)壁膜32?？梢酝ㄟ^(guò)蝕刻工藝對(duì)頂部電極30的頂部和側(cè)壁的損傷、頂部電極30的頂部和側(cè)壁的氧化、蝕刻位于頂部電極30的頂部和側(cè)壁上的副產(chǎn)物的再沉積或者它們的組合來(lái)產(chǎn)生頂部電極膜34。
[0056]圖3示出圖案化AFM層22以形成MTJ36?？梢詫FM層22圖案化成具有與頂部電極30、自由層28、勢(shì)壘層26和固定層24基本上相同的寬度?？梢砸耘c自由層28、勢(shì)壘層26和固定層24類似的蝕刻工藝來(lái)圖案化頂部電極。AFM層22的蝕刻可引起進(jìn)一步的損傷、氧化和蝕刻副產(chǎn)物的再沉積以進(jìn)一步增加MTJ側(cè)壁膜32和頂部電極膜34的厚度。例如通過(guò)在勢(shì)壘層26周圍引起經(jīng)由MTJ側(cè)壁膜32的MTJ泄漏，MTJ側(cè)壁膜32和頂部電極膜34可能影響MRAM器件100的電行為。
[0057]在圖19的步驟504中，對(duì)MTJ36和頂部電極30實(shí)施IBE處理以去除MTJ側(cè)壁膜32和頂部電極膜34。步驟504以如下所述的圖4和圖5示例說(shuō)明。
[0058]可以通過(guò)圖4示出的離子束蝕刻(IBE)工藝40來(lái)去除MTJ側(cè)壁膜32和頂部電極膜34。IBE工藝40可以包括蝕刻氣體，諸如CHF系列(CHF2、CHF3或CHF4)、Ar、O、N等或者它們的組合。可以控 制和更改IBE工藝40期間離子的入射角以去除MTJ側(cè)壁膜32和頂部電極膜34。IBE工藝40生成中和物質(zhì)作為蝕刻劑并且不損傷和/或氧化頂部電極30和MTJ36的側(cè)壁。
[0059]可以在具有可旋轉(zhuǎn)的臺(tái)或襯底臺(tái)(其具有一個(gè)以上的旋轉(zhuǎn)軸)的腔室中實(shí)施IBE工藝40。旋轉(zhuǎn)允許更加均勻的蝕刻輪廓而且允許控制離子束的入射角?？梢酝ㄟ^(guò)一種或多種電偏置網(wǎng)格從蝕刻氣體中提取離子、加速并聚焦。例如，具有電壓介于約100V和約200V之間的第一網(wǎng)格可以提取離子并使離子朝將被蝕刻的襯底加速。具有電壓介于約500V和約2000V之間的第二網(wǎng)格可以聚焦離子軌道，同時(shí)具有電壓介于約100V和約200V之間的第三網(wǎng)格阻止離子返流至第二網(wǎng)格。在這個(gè)實(shí)例中，離子束電壓將與第一網(wǎng)格的電壓相同。IBE工藝40還可以具有端點(diǎn)檢測(cè)系統(tǒng)(未示出)以允許在去除MTJ側(cè)壁膜32和頂部電極膜34之后停止蝕刻工藝。
[0060]如圖5所示，通過(guò)IBE工藝40去除基本上全部的MTJ側(cè)壁膜32和頂部電極膜34。MTJ側(cè)壁膜32和頂部電極膜34的去除暴露了 AFM層22、固定層24、勢(shì)壘層26和自由層28的側(cè)壁以及頂部電極30的頂部和側(cè)壁。
[0061]在圖19的步驟506中，封裝MTJ36、頂部電極30和底部電極20。步驟506以如下所述的圖6來(lái)示例說(shuō)明。
[0062]可以通過(guò)介電層42來(lái)封裝頂部電極30、MTJ36和底部電極20 (如圖6所示)?？梢栽陧敳侩姌O30、MTJ36和底部電極20上覆蓋式沉積(blanket d印osit)介電層42。介電層42可以由一種或多種合適的介電材料形成，諸如氧化硅、氮化硅、諸如碳摻雜的氧化物的低k電介質(zhì)、諸如多孔碳摻雜的二氧化硅的極低k電介質(zhì)、諸如聚酰亞胺的聚合物、它們的組合等?？梢酝ㄟ^(guò)諸如CVD的工藝或者旋涂玻璃工藝來(lái)沉積介電層42，但是可以使用任何可接受的工藝。
[0063]可以對(duì)上述的MRAM器件100作出各種修改。MRAM器件100可以在包括垂直的(如圖所示)、水平的或者成角度的任何方向或軸向上。根據(jù)所使用的各種層的組成和蝕刻，設(shè)置或沉積某些層的順序可以改變。還應(yīng)該認(rèn)識(shí)到，在上述實(shí)施例中這些層的順序和形成那些層材料僅是示例性的。而且，在一些實(shí)施例中，可以設(shè)置或沉積其他層(未示出)并且對(duì)其加工以形成MRAM器件100的部分或者形成在襯底上的其他結(jié)構(gòu)。在其他實(shí)施例中，如同本領(lǐng)域技術(shù)人員所知，可以使用可選的沉積、圖案化以及蝕刻材料和工藝來(lái)形成這些層，并且這些層可以以不同的順序設(shè)置或沉積或者由不同的材料組成。
[0064]圖20示出根據(jù)一個(gè)實(shí)施例的用于制造半導(dǎo)體器件200的方法600流程圖。雖然以以下一系列行為或事件示出和描述了方法600，但是應(yīng)該理解所示出的這些行為或事件的順序不限于具體實(shí)施例。例如，一些行為可以以不同的順序發(fā)生和/或與除本文所示出和/或描述的行為之外的其他行為或事件同時(shí)發(fā)生。此外，并不需要示出的所有行為來(lái)實(shí)施本文所描述的一個(gè)或多個(gè)方面或?qū)嵤├?。而且，可以用一個(gè)或多個(gè)單獨(dú)的行為和/或階段來(lái)實(shí)施本文所描述的一個(gè)或多個(gè)行為。
[0065]在步驟602中，在襯底中形成開口。步驟602以如下所述的圖7至圖9來(lái)示例說(shuō)明。
[0066]圖7示出處于制造的中間階段的半導(dǎo)體器件200。半導(dǎo)體器件200包括襯底50，位于襯底50上方的第一介電層52，位于第一介電層52上方的第二介電層54，以及位于第二介電層54上方的光刻膠。襯底50可以包括諸如娃、鍺、金剛石等的半導(dǎo)體材料?？蛇x地，還可以使用化合物材料，諸如硅鍺、碳化硅、砷化鎵、砷化銦、磷化銦、碳化硅鍺、磷化鎵砷、磷化鎵銦、它們的組合等。此外，襯底50可以包括絕緣體上硅(SOI)襯底。通常，SOI襯底包括半導(dǎo)體材料層，諸如外延硅、鍺、硅鍺、SO1、絕緣體上硅鍺(SGOI)或它們的組合。襯底50可以摻雜諸如硼、鋁、鎵等的P型摻雜物，然而襯底也可以可選地?fù)诫s本領(lǐng)域已知的η型慘雜物。
[0067]襯底50可以包括有源器件(圖7未示出)。本領(lǐng)域技術(shù)人員應(yīng)該認(rèn)識(shí)到，諸如晶體管、電容器、電阻器、它們的組合等的各種器件都可以使用以滿足半導(dǎo)體器件200的設(shè)計(jì)的結(jié)構(gòu)要求和功能要求?？梢允褂萌魏魏线m的方法來(lái)形成器件。圖中僅示出襯底50的一部分，因?yàn)檫@已經(jīng)足以描述示例性實(shí)施例。
[0068]可以在襯底50上方沉積第一介電層52。第一介電層52可以由一種或多種合適的介電材料形成，諸如氧化硅、氮化硅、低k電介質(zhì)(諸如摻雜碳的氧化物)、極低k電介質(zhì)(諸如摻雜多孔碳的二氧化硅)、諸如聚酰亞胺的聚合物、它們的組合等?？梢酝ㄟ^(guò)諸如CVD、ALD、PVD的工藝或者旋涂玻璃工藝來(lái)沉積第一介電層52，然而也可以使用任何可接受的工藝來(lái)形成第一介電層52。
[0069]可以在第一介電層52上方沉積第二介電層54?？梢杂膳c第一介電層52類似的材料和工藝來(lái)形成第二介電層54,但是第一介電層52和第二介電層54不必是相同的材料。
[0070]可以在第二介電層54上方沉積光刻膠56并且圖案化光刻膠56。光刻膠56可以包括諸如深紫外(DUV)光刻膠的常規(guī)光刻膠材料，并且可以沉積在第二介電層54的表面上，例如通過(guò)使用旋涂工藝設(shè)置光刻膠56。然而,可選地可以使用形成或設(shè)置光刻膠56的任何其他合適的材料或者方法。一旦在第二介電層54上設(shè)置光刻膠56，就可以通過(guò)圖案化的分劃板將光刻膠56暴露于能量(例如光)，以便在光刻膠56暴露于能量的那部分中引起反應(yīng)。然后顯影光刻膠56,并且可以去除光刻膠56的部分,從而暴露第二介電層54的表面。
[0071]圖8示出在第一介電層52和第二介電層54中形成開口 58。開口 58可以與位于圖案化的光刻膠56 (見(jiàn)圖7)之間的第二介電層54的暴露部分基本上對(duì)準(zhǔn)?？梢酝ㄟ^(guò)蝕刻第一介電層52和第二介電層54來(lái)形成開口 58?？梢酝ㄟ^(guò)例如干式等離子體蝕刻使用包括SF6, CF4, CHF3等或它們的組合的蝕刻氣體來(lái)實(shí)施第二介電層54和第一介電層52的蝕刻。
[0072]圖9示出蝕刻襯底50以延伸開口 58進(jìn)襯底50中。延伸進(jìn)襯底50中的開口 58可以與位于第一介電層52和第二介電層54中的開口基本上對(duì)準(zhǔn)?？梢酝ㄟ^(guò)蝕刻第一介電層52和第二介電層54來(lái)形成開口 58。例如可以通過(guò)干式等離子體蝕刻使用包括SF6、CF4、CHF3等或它們的組合的蝕刻氣體來(lái)實(shí)施第一介電層52和第二介電層54的蝕刻。
[0073]如同上述關(guān)于MTJ側(cè)壁膜32和頂部電極膜34的描述，用于形成開口 58的蝕刻工藝可以在開口 58的側(cè)壁和底部上形成開口膜60?？梢酝ㄟ^(guò)蝕刻工藝對(duì)開口 58的側(cè)壁和底部的損傷、開口 58的底部和側(cè)壁的氧化、蝕刻位于開口 58的底部和側(cè)壁上的副產(chǎn)物的再沉積或者它們的組合來(lái)產(chǎn)生開口膜60。
[0074]在圖20的步驟604中，在開口 58中實(shí)施IBE處理以去除開口膜60。步驟604以如下所述的圖10和圖11來(lái)示例說(shuō)明。
[0075]通過(guò)IBE工藝62來(lái)去除開口膜60 (如圖10所示)。IBE工藝62可以與以上所述的IBE工藝40類似，但是IBE工藝40和IBE工藝62并不必須相同。如圖11所示，通過(guò)IBE工藝62去除基本上全部的開口膜60。開口膜60的去除暴露了位于襯底50中的開口58的側(cè)壁。
[0076]在圖20的步驟606中，用材料64填充開口 58。步驟606以如下所述的圖12來(lái)示例說(shuō)明。
[0077]如圖12所示，可以用材料64填充開口 58。在一個(gè)實(shí)施例中，材料64可以是可覆蓋式沉積在開口 58中和襯底50上方的介電材料。半導(dǎo)體器件200還可以稱為淺溝槽隔離(STI)。在該實(shí)施例中，材料64可以包括一種或多種合適的介電材料，諸如氧化硅、氮化硅、低k電介質(zhì)(諸如碳摻雜的氧化物)、極低k電介質(zhì)(諸如多孔碳摻雜的二氧化硅)、聚合物(諸如聚酰亞胺)、它們的組合等，并且可以通過(guò)諸如CVD的工藝或旋涂玻璃工藝沉積材料64，然而可以使用任何可接受的工藝。在另一實(shí)施例中，材料64可以是導(dǎo)電材料，例如FinFET或平面晶體管的源極/漏極區(qū)或阱區(qū)。在該實(shí)施例中，材料64可以包括硅、鍺、多晶硅、摻雜的多晶硅等或它們的組合，并且可以通過(guò)諸如CVD、ALD、外延生長(zhǎng)等或它們的組合的工藝來(lái)形成材料64。
[0078]圖21示出根據(jù)一個(gè)實(shí)施例的用于制造半導(dǎo)體器件300的方法700流程圖。雖然以下以一系列行為或事件示出和描述了方法700，但是應(yīng)該理解所示出的這些行為或事件的順序不限于具體的實(shí)施例。例如，一些行為可以以不同的順序發(fā)生和/或與除本文所示出和/或描述的行為之外的其他行為或事件同時(shí)發(fā)生。此外，并不需要示出的所有行為來(lái)實(shí)施本文所描述的一個(gè)或多個(gè)方面或?qū)嵤├?。而且，可以用一個(gè)或多個(gè)單獨(dú)的行為和/或階段來(lái)實(shí)施本文所描述的一個(gè)或多個(gè)行為。[0079]在步驟702中，在襯底上方形成柵極。步驟702以如下所述的圖13至圖15來(lái)示例說(shuō)明。
[0080]圖13示出處于制造的中間階段的半導(dǎo)體器件300。半導(dǎo)體器件400包括襯底、位于襯底70上方的柵極介電層72、位于柵極介電層72上方的柵極電極層74、位于柵極電極層74上方的硬掩模層76以及位于硬掩模層76上方的光刻膠78。襯底70可以與上述的襯底50類似，因此在此不再重復(fù)。
[0081]可以通過(guò)熱氧化、CVD、濺射或者本領(lǐng)域已知和使用的用于形成柵極電介質(zhì)的任何其他方法在襯底70上方形成柵極介電層72。在其他實(shí)施例中，柵極介電層72可以包括具有高介電常數(shù)(k值，例如大于3.9)的介電材料。材料可以包括氮化硅、氮氧化物、諸如Η--2、HfZrOx, HfSiOx, HfTiOx, HfAlOx等的金屬氧化物或它們的組合和它們的多層。
[0082]可以在柵極介電層72上方形成柵極電極層74。柵極電極層74可以包括導(dǎo)電材料，并且可以是選自包括多晶硅(多晶Si)、多晶硅鍺(多晶SiGe)、金屬氮化物、金屬硅化物、金屬氧化物和金屬的組?？梢酝ㄟ^(guò)CVD、濺射沉積或者本領(lǐng)域已知和使用的用于沉積導(dǎo)電材料的其他技術(shù)來(lái)沉積柵極電極層74。柵極電極層74的頂面通常具有不平坦的頂面，并且可以在圖案化柵極電極層74或柵極蝕刻之前平坦化柵極電極層74的頂面。此時(shí)離子可以引入或不引入柵極電極層74中。可以通過(guò)例如離子注入技術(shù)來(lái)引入離子。
[0083]可以在柵極電極層74上方形成硬掩模層76。硬掩模層76可以是諸如多晶硅、氮化硅等或它們的組合的掩模材料，并且可以使用諸如等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)的工藝來(lái)形成硬掩模層76。然而，可選地可以使用諸如氧化硅的任何其他合適的硬掩模材料和諸如CVD的任何其他形成工藝。
[0084]可以在硬掩模層76上方形成光刻膠78并且圖案化光刻膠78。光刻膠78可以與上面描述的光刻膠56類似，因此在此不再重復(fù)。
[0085]如圖14所示，可以將圖案從光刻膠78轉(zhuǎn)移至硬掩模層76?？梢酝ㄟ^(guò)蝕刻步驟來(lái)實(shí)現(xiàn)該步驟。硬掩模層76的剩余部分與圖案化的光刻膠78基本上對(duì)準(zhǔn)。
[0086]圖15示出圖案從硬掩模層76轉(zhuǎn)移至柵極電極層74進(jìn)而形成柵極80。例如可以通過(guò)干式等離子體蝕刻使用包括sf6、CF4, CHF3等或它們的組合的蝕刻氣體來(lái)實(shí)施該步驟。在另一實(shí)施例中，還可以在該蝕刻步驟期間蝕刻?hào)艠O介電層72。
[0087]如同以上關(guān)于MTJ側(cè)壁膜32、頂部電極膜34和開口膜60的描述，用于形成柵極80的蝕刻工藝可以在柵極80的側(cè)壁上形成柵極膜78?？梢酝ㄟ^(guò)蝕刻工藝對(duì)柵極80的側(cè)壁的損傷、柵極80的側(cè)壁的氧化、蝕刻位于柵極80的側(cè)壁上的副產(chǎn)物的再沉積或者它們的組合來(lái)產(chǎn)生柵極膜78。
[0088]在圖21的步驟704中，對(duì)柵極80實(shí)施IBE處理以去除柵極膜78。步驟704以如下所述的圖16和圖17來(lái)示例說(shuō)明。
[0089]如圖16所示，可以通過(guò)IBE工藝82來(lái)去除柵極膜78。IBE工藝82可以與上面描述的IBE工藝40和62類似，但是IBE工藝40、IBE工藝62和IBE工藝82不必相同。如圖16所示，通過(guò)IBE工藝82來(lái)去除基本上全部的柵極膜78。柵極膜78的去除暴露了柵極80的側(cè)壁。
[0090]在圖21的步驟706中，封裝柵極80。步驟706以如下所述的圖18來(lái)示例說(shuō)明。 [0091]圖21示出在柵極80上方形成層間電介質(zhì)(ILD) 84。在形成ILD84之前，可以在柵極80和柵極介電層72上方形成接觸蝕刻終止層(CESL)，其包括氮化硅、氧化硅等或它們的組合。在一個(gè)實(shí)施例中，ILD84可以包括氧化硅、氮化硅等或者它們的組合?？梢酝ㄟ^(guò)CVD、高密度等離子體(HDP)等或它們的組合來(lái)形成ILD84?？梢詫?duì)ILD84平坦化至柵極80的頂面從而接觸件(未示出)可以形成于柵極80。在一個(gè)實(shí)施例中，使用CMP平坦化ILD84以去除ILD84的部分。在其他實(shí)施例中，可以使用諸如蝕刻的其他平坦化技術(shù)。
[0092]通過(guò)在先前的蝕刻工藝之后實(shí)施IBE工藝，可以去除損傷、氧化和蝕刻副產(chǎn)物的再沉積。這使得半導(dǎo)體器件(例如MRAM器件)具有改善的性能和電特性。而且，IBE工藝生成作為蝕刻劑的中和物質(zhì)并因而將不進(jìn)一步損傷和/或氧化半導(dǎo)體器件。
[0093]一個(gè)實(shí)施例是一種形成半導(dǎo)體器件的方法，該方法包括:在第一層上方形成第二層，和在第二層上實(shí)施第一蝕刻工藝以限定部件，其中第一蝕刻工藝在部件的表面上形成膜。該方法進(jìn)一步包括在部件上實(shí)施離子束蝕刻工藝，其中離子束蝕刻從部件的表面去除膜。
[0094]另一實(shí)施例是一種形成磁性隨機(jī)存取存儲(chǔ)(MRAM)器件的方法，該方法包括:在底部電極上方形成磁隧道結(jié)(MTJ)，和在MTJ上方形成頂部電極。該方法進(jìn)一步包括用第一蝕刻工藝圖案化頂部電極和MTJ以限定部件，其中第一蝕刻工藝在頂部電極和MTJ的部件上形成膜，以及對(duì)頂部電極和MTJ的部件實(shí)施離子束蝕刻工藝，其中離子束蝕刻工藝去除膜。
[0095]又一個(gè)實(shí)施例是一種形成半導(dǎo)體器件的方法，該方法包括:用第一蝕刻工藝在襯底中形成開口，其中第一蝕刻工藝在開口的內(nèi)表面上形成膜，以及在開口中實(shí)施離子束蝕刻工藝，其中離子束蝕刻工藝去除膜。
[0096]盡管已經(jīng)詳細(xì)地描述了實(shí)施例及其優(yōu)勢(shì)，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的實(shí)施例的構(gòu)思和范圍的情況下，進(jìn)行各種改變、替換和更改。而且，本申請(qǐng)的范圍并不僅限于本說(shuō)明書中描述的工藝、機(jī)器、制造、材料組分、裝置、方法和步驟的特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員根據(jù)本發(fā)明應(yīng)很容易理解，根據(jù)本發(fā)明可以利用現(xiàn)有的或今后開發(fā)的用于執(zhí)行與本文所述相應(yīng)實(shí)施例基本上相同的功能或者獲得基本上相同的結(jié)果的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟。因此，所附權(quán)利要求預(yù)期在其范圍內(nèi)包括這樣的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟。
【權(quán)利要求】
1.一種形成半導(dǎo)體器件的方法，所述方法包括: 在第一層上方形成第二層； 對(duì)所述第二層實(shí)施第一蝕刻工藝以限定部件，其中所述第一蝕刻工藝在所述部件的表面上形成膜；以及 對(duì)所述部件實(shí)施離子束蝕刻工藝，其中所述離子束蝕刻工藝從所述部件的表面去除所述膜。
2.根據(jù)權(quán)利要求1所述的方法，其中，所述離子束蝕刻工藝具有介于約IOOV和約200V之間的離子束電壓。
3.根據(jù)權(quán)利要求1所述的方法，其中，所述第一蝕刻工藝是干式等離子體蝕刻工藝。
4.一種形成磁性隨機(jī)存取存儲(chǔ)(MRAM)器件的方法，包括: 在底部電極上方形成磁隧道結(jié)(MTJ)； 在所述MTJ上方形成頂部電極； 用第一蝕刻工藝圖案化所述頂部電極和所述MTJ以限定部件，其中所述第一蝕刻工藝在所述頂部電極和所述MTJ的部件上形成膜；以及 對(duì)所述頂部電極和所述MTJ的部件實(shí)施離子束蝕刻工藝，其中所述離子束蝕刻工藝去除所述膜。
5.根據(jù)權(quán)利要求4所述的方法，其中，所述離子束蝕刻工藝具有介于約500V和約2000V之間的離子束聚焦電壓。
6.一種形成半導(dǎo)體器件的方法，所述方法包括: 用第一蝕刻工藝在襯底中形成開口，其中所述第一蝕刻工藝在所述開口的內(nèi)表面上形成膜；以及 在所述開口中實(shí)施離子束蝕刻工藝，其中所述離子束蝕刻工藝去除所述膜。
7.根據(jù)權(quán)利要求6所述的方法，其中，所述離子束蝕刻工藝具有介于約100V和約200V之間的離子束電壓。
8.根據(jù)權(quán)利要求6所述的方法，其中，所述膜位于所述開口的側(cè)壁和底面上。
9.根據(jù)權(quán)利要求6所述的方法，進(jìn)一步包括:用介電材料填充所述開口以形成隔離區(qū)。
10.根據(jù)權(quán)利要求6所述的方法，進(jìn)一步包括:用半導(dǎo)電材料填充所述開口以形成源極/漏極區(qū)。
【文檔編號(hào)】H01L21/8242GK103985672SQ201310178003
【公開日】2014年8月13日 申請(qǐng)日期:2013年5月14日 優(yōu)先權(quán)日:2013年2月8日
【發(fā)明者】徐晨祐, 劉世昌, 蔡嘉雄 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司