本發(fā)明涉及半導(dǎo)體結(jié)構(gòu)及其制造方法。

背景技術(shù)：

高壓金屬氧化物半導(dǎo)體(HVMOS)器件通常用于許多電子設(shè)備，諸如集成電路、電源、電源管理系統(tǒng)或模數(shù)轉(zhuǎn)換器。

在高壓運行條件下，具有重摻雜源極/漏極的HVMOS采用延伸漏極來抵抗較強的擊穿行為。為了利用高溫活化進行退火，用于HVMOS的摻雜輪廓變得難以控制。因此，通常在柵極和漏極之間插入額外的STI或相反摻雜物。這些結(jié)構(gòu)大大延伸了載流子的路徑并且改進了擊穿電壓行為。然而，這還導(dǎo)致大的器件尺寸和復(fù)雜的工藝。由于IC器件的尺寸縮小通過先進的技術(shù)而不斷進行改進，所以較大的HVMOS晶體管結(jié)構(gòu)會使整體的器件小型化工藝復(fù)雜化。

技術(shù)實現(xiàn)要素：

為解決現(xiàn)有技術(shù)中存在的問題，根據(jù)本發(fā)明的一方面，提供了一種半導(dǎo)體器件，包括：

襯底；

柵極結(jié)構(gòu)，位于襯底上；

第一導(dǎo)電類型的第一阱區(qū)域，位于襯底中，定位為與柵極結(jié)構(gòu)的第一側(cè)壁鄰近；

第二導(dǎo)電類型的第二阱區(qū)域，位于襯底中，定位為與柵極結(jié)構(gòu)的第二側(cè)壁鄰近，第二側(cè)壁與第一側(cè)壁相對；

導(dǎo)電區(qū)域，設(shè)置在第二阱區(qū)域中，導(dǎo)電區(qū)域為外延區(qū)域；以及

導(dǎo)電區(qū)域和柵極結(jié)構(gòu)之間的第二阱區(qū)域內(nèi)的化學(xué)組成基本與第二阱區(qū) 域中的化學(xué)組成同質(zhì)。

根據(jù)本發(fā)明的一個實施例，外延區(qū)域與接觸插塞連接。

根據(jù)本發(fā)明的一個實施例，襯底包括一表面，在該表面上，第二阱區(qū)域與外延區(qū)域之間的結(jié)點與柵極結(jié)構(gòu)的第二側(cè)壁隔開大約0.2至大約0.5微米的分離距離。

根據(jù)本發(fā)明的一個實施例，所以襯底上的柵極結(jié)構(gòu)包括大約0.25至大約0.9微米的柵極長度。

根據(jù)本發(fā)明的一個實施例，柵極結(jié)構(gòu)包括與第二阱區(qū)域重疊的重疊長度，重疊長度為從第二阱區(qū)域的邊界到柵極結(jié)構(gòu)的第二側(cè)壁，并且重疊長度在大約0.05至大約0.25微米的范圍內(nèi)。

根據(jù)本發(fā)明的一個實施例，柵極結(jié)構(gòu)包括金屬柵極。

根據(jù)本發(fā)明的一個實施例，外延區(qū)域包括具有的第一晶格常數(shù)不同于襯底的第二晶格常數(shù)的物質(zhì)。

根據(jù)本發(fā)明的一個實施例，外延區(qū)域的一部分突出到襯底的表面上方。

根據(jù)本發(fā)明的另一方面，提供了一種用于制造半導(dǎo)體器件的方法，包括：

提供襯底；

在襯底上形成柵極結(jié)構(gòu)；

在襯底中形成第一阱區(qū)域，第一阱區(qū)域包括第一導(dǎo)電類型；

在襯底中形成第二阱區(qū)域，第二阱區(qū)域包括第二導(dǎo)電類型；

在第一阱區(qū)域和第二阱區(qū)域的至少一個中形成凹槽；

通過外延生長在凹槽中形成導(dǎo)電區(qū)域；以及

導(dǎo)電區(qū)域和柵極結(jié)構(gòu)之間的第二阱區(qū)域內(nèi)的化學(xué)組成基本與第二阱區(qū)域中的化學(xué)組成同質(zhì)。

根據(jù)本發(fā)明的一個實施例，還包括：在導(dǎo)電區(qū)域上方形成接觸插塞。

根據(jù)本發(fā)明的一個實施例，形成導(dǎo)電區(qū)域包括：與柵極結(jié)構(gòu)的第二側(cè)壁相距大約0.2至大約0.5微米設(shè)置導(dǎo)電區(qū)域。

根據(jù)本發(fā)明的一個實施例，形成導(dǎo)電區(qū)域包括：形成具有的第一晶格常數(shù)大于襯底的第二晶格常數(shù)的物質(zhì)。

根據(jù)本發(fā)明的一個實施例，形成導(dǎo)電區(qū)域包括：在應(yīng)力記憶層上方形成具有位錯的外延區(qū)域。

根據(jù)本發(fā)明的又一方面，提供了一種半導(dǎo)體器件，包括：

襯底；

第一導(dǎo)電類型的第一阱區(qū)域，設(shè)置在襯底中；

第二導(dǎo)電類型的第二阱區(qū)域，設(shè)置在襯底中；

柵極結(jié)構(gòu)，設(shè)置在襯底上，柵極結(jié)構(gòu)包括鄰近第一阱區(qū)域的第一側(cè)壁和鄰近第二阱區(qū)域的第二側(cè)壁；

導(dǎo)電區(qū)域，設(shè)置在第二阱區(qū)域中，導(dǎo)電區(qū)域為外延區(qū)域；以及

外延區(qū)域和柵極結(jié)構(gòu)之間的第二阱區(qū)域的分離區(qū)域基本與第二阱區(qū)域的其他部分同質(zhì)。

根據(jù)本發(fā)明的一個實施例，外延區(qū)域為凸起結(jié)構(gòu)。

根據(jù)本發(fā)明的一個實施例，接觸插塞設(shè)置在外延區(qū)域的頂部上。

根據(jù)本發(fā)明的一個實施例，外延區(qū)域與第二側(cè)壁相距大約0.2至大約0.5微米的分離距離。

根據(jù)本發(fā)明的一個實施例，第一阱區(qū)域包括外延區(qū)域。

根據(jù)本發(fā)明的一個實施例，柵極結(jié)構(gòu)包括大約0.25至大約0.9微米的柵極長度。

根據(jù)本發(fā)明的一個實施例，柵極結(jié)構(gòu)與第二阱區(qū)域重疊，重疊長度為從第二阱區(qū)域的邊界到柵極結(jié)構(gòu)的第二側(cè)壁，并且重疊長度在大約0.05至大約0.25微米的范圍內(nèi)。

附圖說明

當結(jié)合附圖閱讀時，將根據(jù)以下詳細的描述來最好地理解本發(fā)明的各個方面。注意，根據(jù)行業(yè)的標準實踐，各個部件沒有按比例繪制。事實上，為了討論的清楚，各個部件的尺寸可以任意增加或減小。

圖1是根據(jù)一些實施例的高壓半導(dǎo)體器件的截面圖；

圖2是根據(jù)一些實施例的高壓半導(dǎo)體器件的截面圖；

圖3是根據(jù)一些實施例的高壓半導(dǎo)體器件的截面圖；

圖4是根據(jù)一些實施例的高壓半導(dǎo)體器件的截面圖；

圖5是根據(jù)一些實施例的用于制造高壓半導(dǎo)體結(jié)構(gòu)的方法的操作流程圖；以及

圖6至圖10是根據(jù)本發(fā)明一些實施例的用于制造具有兩個外延區(qū)域和其間的柵極結(jié)構(gòu)的高壓晶體管的方法的操作的截面圖。

具體實施方式

以下公開提供了許多不同的用于實施本發(fā)明主題的不同特征的實施例或?qū)嵗?。以下描述部件或配置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成為直接接觸的實施例，并且也可以包括可以在第一部件和第二部件之間形成附件部件使得第一部件和第二部分沒有直接接觸的實施例。此外，本發(fā)明可以在各個實例中重復(fù)參考標號和/或字母。這些重復(fù)是為了簡化和清楚，其本身并不表示所討論的各個實施例和/或結(jié)構(gòu)之間的關(guān)系。

此外，為了易于描述，可以使用空間相對術(shù)語(諸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述圖中所示一個元件或部件與另一個元件或部件的關(guān)系。除圖中所示的定向之外，空間相對術(shù)語還包括使用或操作中設(shè)備的不同定向。裝置可以以其他方式定向(旋轉(zhuǎn)90度或處于其他定向)，本文所使用的空間相對描述可因此進行類似的解釋。

可以在CMOS技術(shù)工藝流程中制造半導(dǎo)體器件。注意，半導(dǎo)體器件可被設(shè)計為芯片上系統(tǒng)(SoC)器件，其具有各種PMOS和NMOS晶體管，它們被制造為在不同的電壓電平下進行操作。PMOS和NMOS晶體管可提供低壓應(yīng)用，包括邏輯或存儲器件以及輸入或輸出器件。另一方面，PMOS和NMOS晶體管還可以提供高壓應(yīng)用，包括電源管理器件。應(yīng)該理解，半導(dǎo)體還可以包括電阻器、電容器、電感器、二極管和其他適當?shù)奈㈦娮悠骷鼈兺ǔＴ诩呻娐分袑崿F(xiàn)。在本實施例中，半導(dǎo)體器件可以為n型高壓MOS(NHVMOS)器件或p型高壓MOS(PHVMOS)。NHVMOS 器件可以被稱為n型橫向擴散MOS(LDMOS)器件。PHVMOS可以被稱為p型橫向擴散MOS(LDMOS)器件。由于PHVMOS和NHVMOS可以通過不同類型的制造方法進行加工，所以可以存在不同的設(shè)計組合。例如，一些半導(dǎo)體器件或電路設(shè)計可包括具有PMOS組合的NHVMOS，而另一些半導(dǎo)體器件或電路設(shè)計可包括具有NMOS組合的PHVMOS。此外，一些半導(dǎo)體器件可包括在電路中分別集成的NHVMOS和PHVMOS。

在半導(dǎo)體制造操作中，通過離子注入，然后通過退火操作來添加雜質(zhì)。在退火操作期間，高溫會使得摻雜物傳播和擴散。這可以被稱為向外擴散效應(yīng)。例如，退火期間經(jīng)歷高溫的離子會從漏極向外朝向襯底擴散。增加漏極和柵極之間的距離可增加漏極和柵極之間的電阻。由于在高溫退火之后在漏極區(qū)域周圍會發(fā)生較大的向外擴散，漏極的位置應(yīng)該更加遠離柵極來避免器件擊穿。例如，可以在柵極和漏極之間的阱區(qū)域中形成引起更大電阻的諸如具有相反摻雜類型的摻雜區(qū)、氧化物或外延區(qū)域的結(jié)構(gòu)，以增加高壓器件中的擊穿電壓。

圖1示出了高壓半導(dǎo)體器件的截面圖。該高壓半導(dǎo)體器件包括襯底200。在本實施例中，襯底200包括p型硅襯底(P襯底)。為了形成互補HVMOS，可以在P襯底的p型HVMOS(PHVMOS)的有源區(qū)域下方深注入n型隱埋層(未示出)。襯底200可包括諸如硅、硅鍺等的半導(dǎo)體材料。襯底200可以通過p型雜質(zhì)而輕摻雜，盡管其還可以被n型雜質(zhì)摻雜。

在圖1中，襯底200可以為絕緣體上硅(SOI)襯底。SOI襯底使用注氧隔離(SIMOX)、晶圓接合和/或其他適當?shù)姆椒▉碇圃?。一些示例性襯底包括絕緣層。絕緣層包括任何適當?shù)牟牧?，包括氧化硅、藍寶石、其他適當?shù)慕^緣材料和/或它們的組合。示例性絕緣層可以為隱埋氧化物層(BOX)。該絕緣體通過任何適當?shù)墓に噥硇纬桑T如注入(如SIMOX)、氧化、沉積和/或其他適當?shù)墓に?。在一些示例性FinFET前體中，絕緣層為絕緣體上硅襯底的組件(例如，層)。

在圖1中，襯底200還可以包括形成在襯底200中的各種隔離部件202(諸如淺溝槽隔離(STI)部件或局部硅氧化(LOCOS))以隔離各個器件。如圖1所示，隔離部件202可形成在襯底200中以限定和電隔離各個 有源區(qū)域。在本實施例中，隔離部件202可限定用于NHVMOS器件的區(qū)域、用于核心NMOS器件的區(qū)域、用于核心PMOS器件的區(qū)域、用于PHVMOS器件的區(qū)域和用于集成電路所使用的各種微電子器件的其他區(qū)域。應(yīng)該理解，針對一些其他類型的器件，以下公開的多個工藝在襯底200的一些其他有源區(qū)域中形成對應(yīng)的部件。隔離部件202可包括氧化硅、氮化硅、氮氧化硅、氣隙、其他適當?shù)牟牧匣蛩鼈兊慕M合。

在圖1中，半導(dǎo)體器件100可包括與隔離部件202相鄰地形成在襯底200中的第一阱區(qū)域220。半導(dǎo)體器件100還包括與一些隔離部件202相鄰地形成在襯底200中的第二阱區(qū)域230。第二阱區(qū)域230可被稱為延伸漏極或漏極延伸阱。隔離部件202可為第二阱區(qū)域230和第一阱區(qū)域220設(shè)置邊界。第二阱區(qū)域230和第一阱區(qū)域220可以是襯底200的一部分，并且可以通過各種離子注入工藝來形成?？蛇x地，第二阱區(qū)域230和第一阱區(qū)域220可以是外延層(諸如通過外延操作形成的硅外延層)的一部分。在一些實施例中，半導(dǎo)體器件100可以是n型高壓MOS(NHVMOS)器件，第二阱區(qū)域230可具有諸如磷的n型摻雜物，以及第一阱區(qū)域220可具有諸如硼的p型摻雜物。例如，對于PHVMOS器件，第一阱區(qū)域220可具有含有n型摻雜物的第一導(dǎo)電類型，而第二阱區(qū)域230可具有含有p型摻雜物的第二導(dǎo)電類型。在一個實施例中，第二阱區(qū)域230和第一阱區(qū)域220可通過多個操作(無論是已知的還是即將開發(fā)的操作)來形成，諸如在襯底200上生長犧牲氧化物、在第一阱區(qū)域220或第二阱區(qū)域230中打開位置的圖案以及注入雜質(zhì)。襯底200還可以根據(jù)本領(lǐng)域已知的設(shè)計規(guī)則包括各種摻雜區(qū)域(例如，p型阱或n型阱)。摻雜區(qū)域可摻雜有諸如硼的p型摻雜物、諸如磷或砷的n型摻雜物或它們的組合。

在圖2中，半導(dǎo)體器件100進一步包括設(shè)置在襯底200上的柵極結(jié)構(gòu)300。柵極結(jié)構(gòu)300可包括柵極電介質(zhì)301以及形成在柵極電介質(zhì)301上的、位于柵極結(jié)構(gòu)300的上部303中的柵電極。柵極結(jié)構(gòu)300具有從柵極結(jié)構(gòu)300的第一側(cè)壁311到柵極結(jié)構(gòu)300的與柵極結(jié)構(gòu)300的第一側(cè)壁311相對的第二側(cè)壁312的邊界。作為襯底200正上方的層的柵極電介質(zhì)301可包括氧化硅層?？蛇x地，柵極電介質(zhì)301可選擇地包括高k介電材料、氧 化硅、氮化硅、氮氧化硅、其他適當?shù)牟牧匣蛩鼈兊慕M合。高k材料可選自金屬氧化物、金屬氮化物、金屬硅化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅化物、金屬氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯、氧化鉿或它們的組合。高k介電材料的實例包括HfO₂、HfSiO、HfSiON、HfZrO、LaO、BaZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、氧化鋯、氧化鋁、其他適當?shù)母遦介電材料和/或它們的組合。柵極電介質(zhì)301可包括多層結(jié)構(gòu)，諸如一層氧化硅和另一層高k材料。一個或多個柵極結(jié)構(gòu)300可形成在襯底200上方。柵極電介質(zhì)301可通過任何適當?shù)墓に囆纬稍诮缑鎸由戏健?/p>

在圖2中，在一些實施例中，柵極結(jié)構(gòu)300可以為金屬柵極，包括導(dǎo)電層、擴散/阻擋層、界面層、覆蓋層、硬掩模層、密封層和其他適當?shù)慕Y(jié)構(gòu)和/或它們的組合。界面層可通過任何適當?shù)墓に囆纬蔀槿魏芜m當?shù)暮穸?。示例性界面層包括氧化?例如，熱氧化物或化學(xué)氧化物)和/或氮氧化硅(SiON)。柵電極通過任何適當?shù)墓に囆纬稍跂艠O電介質(zhì)301上方。柵電極包括任何適當?shù)牟牧?，諸如鋁、銅、鈦、鉭、鎢、鉬、氮化鉭、硅化鎳、硅化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適當?shù)牟牧虾?或它們的組合。硬掩模層可通過任何適當?shù)墓に囆纬稍跂烹姌O上方。硬掩模層包括任何適當?shù)牟牧?，例如氮化硅、SiON、SiC、SiOC、旋涂玻璃(SOG)、正硅酸乙酯(TEOS)、等離子體增強CVD氧化物(PE-氧化物)、高縱橫比工藝(HARP)形成的氧化物和/或其他適當?shù)牟牧稀?/p>

在圖2中，柵極結(jié)構(gòu)300具有從柵極結(jié)構(gòu)300的第一側(cè)壁311到柵極結(jié)構(gòu)300的第二側(cè)壁312水平測量的柵極長度GL。柵極長度GL可以在大約0.25至大約0.9微米的范圍內(nèi)。柵極結(jié)構(gòu)300可不對稱地設(shè)置在第一阱區(qū)域220和第二阱區(qū)域230上。例如，柵極結(jié)構(gòu)300可具有與第一阱區(qū)域220重疊的第一部分以及與第二阱區(qū)域230重疊的第二部分。第一側(cè)壁311接近第一阱區(qū)域220，而第二側(cè)壁312接近第二阱區(qū)域230。

返回參照圖2，側(cè)壁隔離件321可形成為與柵極結(jié)構(gòu)300的第一側(cè)壁311和第二側(cè)壁312相鄰。側(cè)壁隔離件321可橫向與柵極結(jié)構(gòu)300的第一 側(cè)壁311以及柵極結(jié)構(gòu)300的第二側(cè)壁312鄰接。側(cè)壁隔離件321可包括諸如氧化硅的介電材料?？蛇x地，側(cè)壁隔離件321可選擇地包括氮化硅、碳化硅、氮氧化硅或它們的組合。在一些實施例中，側(cè)壁隔離件321可具有多層結(jié)構(gòu)。柵極結(jié)構(gòu)300和側(cè)壁隔離件321可用作注入掩模，并且可以在形成側(cè)壁隔離件321之后執(zhí)行源極、漏極或輕摻雜注入。

參照圖3，柵極結(jié)構(gòu)300與第二阱區(qū)域230重疊了重疊長度L。從第二阱區(qū)域230的邊界237到柵極結(jié)構(gòu)300的第二側(cè)壁312來橫向測量重疊長度L。重疊長度L可以在大約0.05至大約0.25微米的范圍內(nèi)。

參照圖3，邊界237在襯底200和第二阱區(qū)域230之間。襯底200和第二阱區(qū)域230中的摻雜濃度可以是不同的。邊界237可以為各種形狀。例如，在一些實施例中，邊界237可以是垂直的、傾斜的或彎曲的。邊界237位于柵極結(jié)構(gòu)300下方。

參照圖3，半導(dǎo)體器件100還包括輕摻雜區(qū)域260。例如，半導(dǎo)體器件100可以為NHVMOS，其具有摻有n型摻雜物的輕摻雜區(qū)域260。輕摻雜區(qū)域260可以形成在第一阱區(qū)域220(可以為p型阱)中。而對于具有輕摻雜區(qū)域260的PHVMOS的半導(dǎo)體器件來說，輕摻雜區(qū)域260可摻雜有p型摻雜物。輕摻雜區(qū)域260還可以形成在第一阱區(qū)域220(可以為n型阱)中。輕摻雜區(qū)域260可具有與柵極結(jié)構(gòu)300的第一側(cè)壁311基本自對準的邊緣。輕摻雜區(qū)域260可包括諸如磷或砷的n型摻雜物。

在圖3中，導(dǎo)電區(qū)域可形成在第一阱區(qū)域220和/或第二阱區(qū)域230中。在一些實施例中，第一阱區(qū)域220中的導(dǎo)電區(qū)域為源極區(qū)域222。在其他實施例中，第二阱區(qū)域230中的導(dǎo)電區(qū)域為漏極區(qū)域232。源極區(qū)域222可與接近第一阱區(qū)域的隔離部件202相鄰。漏極區(qū)域232可與接近第二阱區(qū)域230的隔離部件202相鄰。源極區(qū)域222的側(cè)部可橫向鄰接輕摻雜區(qū)域260，輕摻雜區(qū)域260的一側(cè)基本與柵極結(jié)構(gòu)300的第一側(cè)壁311對準。在一些實施例中，導(dǎo)電區(qū)域可以為外延區(qū)域。例如，半導(dǎo)體器件100可具有由外延材料制成的漏極區(qū)域232以及由重摻雜半導(dǎo)體襯底制成的源極區(qū)域222。在其他實施例中，半導(dǎo)體器件100可具有均由外延材料制成的漏極區(qū)域232和源極區(qū)域222。

在圖4中，圖3中的源極區(qū)域222或圖3中的漏極區(qū)域232可以為外延區(qū)域。圖4中的外延區(qū)域部分地設(shè)置在襯底200中，一部分外延區(qū)域位于襯底200的表面S下方，而一些部分位于表面S上方，這可被稱為凸起結(jié)構(gòu)。外延區(qū)域可以為源極區(qū)域222或漏極區(qū)域232中的至少一個。對于PHVMOS半導(dǎo)體器件來說，外延區(qū)域可包括SiGe材料。SiGe材料的晶格常數(shù)可大于襯底200的晶格常數(shù)。已知由SiGe形成的外延區(qū)域在漏極區(qū)域232和源極區(qū)域222之間的溝道區(qū)域(未示出)中創(chuàng)建壓縮單軸應(yīng)力。可通過外延區(qū)域中的SiGe與第一阱區(qū)域220或第二阱區(qū)域230中的一些材料之間的晶格失配來引起壓縮單軸應(yīng)力。本領(lǐng)域技術(shù)人員應(yīng)該意識到，可以為NHVMOS半導(dǎo)體器件應(yīng)用對應(yīng)的原則。對于NHVMOS半導(dǎo)體器件來說，外延區(qū)域可包括具有應(yīng)力記憶位錯的SiP。已知由具有位錯的應(yīng)力記憶SiP組成的外延區(qū)域在漏極區(qū)域232和源極區(qū)域222之間的溝道區(qū)域(未示出)中創(chuàng)建拉伸單軸應(yīng)力。單軸應(yīng)力可增加載流子遷移率，由此改進晶體管性能。圖4中的漏極區(qū)域232(具有外延結(jié)構(gòu)而非摻雜注入)可減小向外擴散效應(yīng)。向外擴散效應(yīng)由漏極區(qū)域232內(nèi)的注入離子的退火所引起。在退火期間經(jīng)受高溫的離子可從漏極區(qū)域232向外朝向第二阱區(qū)域230擴散。在一些實施例中，外延區(qū)域可以被原位摻雜有摻雜物而不進行高溫退火。因此，可以通過具有外延區(qū)域而減小向外擴散效應(yīng)。通過對向外擴散進行約束，還可以限制熱電子效應(yīng)或其他電壓擊穿機制?？梢韵鄬Φ販p少與穩(wěn)定性有關(guān)的問題。使用外延結(jié)構(gòu)來約束向外擴散可允許高壓操作。

參照圖4，通過對向外擴散進行限制，漏極區(qū)域232和柵極結(jié)構(gòu)300之間的第二阱區(qū)域230中的分離區(qū)域272可與第二阱區(qū)域230的剩余部分中的其他材料基本同質(zhì)(homogeneous)。分離區(qū)域272位于第二阱區(qū)域230的剩余部分中。當向漏極區(qū)域232(可以為外延區(qū)域)施加高壓時，載流子可從外延區(qū)域行進，通過分離區(qū)域272到達源極區(qū)域222。分離區(qū)域272中和周圍的化學(xué)組成可以與第二阱區(qū)域230的剩余部分的材料同質(zhì)。摻雜物不會從外延漏極區(qū)域232向外擴散至分離區(qū)域272，因此第二阱區(qū)域230中的摻雜物濃度輪廓可以是均勻的。在一個實施例中，如圖4所示，在第二阱區(qū)域230中，漏極區(qū)域232可與柵極結(jié)構(gòu)300的第二側(cè)壁312隔 開分離距離D。在襯底200的表面S處水平測量分離距離D。從柵極結(jié)構(gòu)300的第二側(cè)壁312到結(jié)點P沿著表面S測量分離距離D。結(jié)點P是外延區(qū)域或漏極區(qū)域232與第二阱區(qū)域230在表面S處相遇的點。分離距離D可以在大約0.2微米至大約0.5微米的范圍內(nèi)。通過外延漏極區(qū)域232，較少的摻雜物可向外擴散至分離區(qū)域272和第二阱區(qū)域230。在一些實施例中，分離距離D在約0.2微米左右。通過減小分離距離D，提高了HVMOS的總體小型化。類似地，對于外延源極區(qū)域222，可以在第一阱區(qū)域220中減少摻雜物向外擴散。

在圖4中，改變外延源極區(qū)域222或外延漏極區(qū)域232中的SiGe或SiP濃度輪廓可控制半導(dǎo)體器件100的電流增益或泄露電流水平。例如，可以向外延區(qū)域應(yīng)用SiGe或SiP的均勻或梯度的濃度輪廓?？梢葬槍Ω鞣N應(yīng)用目的來調(diào)整外延區(qū)域的不同的SiGe或SiP濃度輪廓。還可以對外延區(qū)域進行摻雜。對于PHVMOS或PMOS半導(dǎo)體器件來說，諸如硼的p型摻雜物可添加至外延區(qū)域。對于NHVMOS或NMOS半導(dǎo)體器件來說，諸如磷的n型摻雜物可添加至外延區(qū)域。外延區(qū)域中的摻雜物的濃度可以大于第一阱區(qū)域220或第二阱區(qū)域230中的摻雜物的其他濃度。還可以調(diào)整外延區(qū)域內(nèi)的摻雜物的濃度輪廓。外延區(qū)域可以為凸起結(jié)構(gòu)，以通過有效地增加源極區(qū)域222和漏極區(qū)域232之間的表面積、由此降低表面電阻來實現(xiàn)低接觸電阻。

參照圖4，可以在外延區(qū)域的頂部上設(shè)置接觸插塞290。接觸插塞290用于將源極區(qū)域222或漏極區(qū)域232電連接至多個部件或器件。例如，多個圖案化介電層和導(dǎo)電層形成在襯底200上以形成多層互連，其被配置為連接各種p型和n型摻雜區(qū)域，諸如源極區(qū)域222、漏極區(qū)域232、接觸區(qū)域和柵電極。在一個實施例中，，以一種使得ILD將每個金屬層與MLI結(jié)構(gòu)的其他金屬層分離和隔離的構(gòu)型形成層間介電(ILD)和多層互連(MLI)結(jié)構(gòu)。在又一個實例中，MLI結(jié)構(gòu)包括形成在襯底200上的接觸件、通孔和金屬線。在一個實例中，MLI結(jié)構(gòu)可包括諸如鋁、鋁/硅/銅合金、鈦、氮化鈦、鎢、多晶硅、金屬硅化物或它們的組合的導(dǎo)電材料，其被稱為鋁互連件。ILD材料包括氧化硅?？蛇x或另外地，ILD包括具有低介電常數(shù)的 材料。在一個實施例中，介電層包括二氧化硅、氮化硅、氮氧化硅、聚酰亞胺、旋涂玻璃(SOG)、摻氟硅酸鹽玻璃(FSG)、摻碳氧化硅、干凝膠、氣凝膠、非晶氟化碳、帕利靈、BCB(二苯并環(huán)丁烯)、聚酰亞胺和/或其他適當?shù)牟牧稀?/p>

圖5是關(guān)于多個制造操作的流程圖。下面引用的具有參考標號的結(jié)構(gòu)與先前圖所示的結(jié)構(gòu)的參考標號相同或等同。如圖6所示，操作410形成隔離部件202。如圖7所示，操作420形成第一阱區(qū)域220和第二阱區(qū)域230。如圖8所示，操作430形成柵極結(jié)構(gòu)300、側(cè)壁隔離件321和輕摻雜區(qū)域260。如圖9所示，操作440形成一些凹槽280。如圖10所示，操作450在凹槽中形成外延區(qū)域。如圖10所示，操作460在漏極區(qū)域上方形成接觸插塞290。

返回參照圖5的操作410，圖6關(guān)于形成隔離部件202。參照圖6，在形成其他有源區(qū)域之前，在襯底200中形成諸如淺溝槽隔離(STI)或局部硅氧化(LOCOS)的多個隔離部件202。其他有源區(qū)域的形成可包括操作420至操作460。在一個實例中，STI部件的形成可包括在襯底200中干蝕刻溝槽并用諸如氮氧化物、氮化硅、高密度等離子體(HDP)氧化物或氮氧化硅的絕緣材料填充溝槽。填充的溝槽可具有多層結(jié)構(gòu)，諸如填充有氮化硅或氧化硅的熱氧化物襯層。在又一實施例中，可使用諸如以下的處理來創(chuàng)建STI部件：生長焊盤氧化物、形成低壓化學(xué)氣相沉積(LPCVD)氮化物層、使用光刻和掩模圖案化STI開口、在襯底200中蝕刻溝槽、可選地生長熱氧化物溝槽襯層以改進溝槽界面、用氧化物填充溝槽、使用化學(xué)機械拋光(CMP)工藝進行回蝕和平面化、以及使用氮化物剝離工藝來去除氮化硅。在本實施例中，隔離部件202可限定用于NHVMOS器件的區(qū)域、用于核心NMOS器件的區(qū)域(未示出)、用于核心PMOS器件的區(qū)域(未示出)、用于PHVMOS器件的區(qū)域(未示出)以及其他用于集成電路所使用的各種微電子器件的區(qū)域。隔離部件202還可以在形成其他有源區(qū)域之后形成。這包括在其他有源區(qū)域上方形成掩模層(優(yōu)選包括SiN)。然后，圖案化掩模層以形成開口。然后執(zhí)行局部氧化，并且在開口中形成絕緣區(qū)域(場氧化物)。然后去除掩模層。在上述實施例中，例如，可以 在形成其他有源區(qū)域(諸如第一阱區(qū)域220或第二阱區(qū)域230)之后形成絕緣區(qū)域。

返回參照圖5的操作420，圖7關(guān)于形成第一阱區(qū)域220和第二阱區(qū)域230。參照圖7，可以在形成隔離部件202之后進行第一阱區(qū)域220和第二阱區(qū)域230的形成。通過本領(lǐng)域已知的離子注入或擴散技術(shù)，兩個阱區(qū)域可以為n型或p型。例如，在光刻工藝或其他適當?shù)墓に囍?，掩模用于圖案化光刻膠層。示例性光刻工藝可包括光刻膠涂覆、軟烘烤、掩模對齊、曝光、曝光后烘烤、顯影和硬烘烤的處理步驟?？梢詧?zhí)行利用諸如砷或磷的n型摻雜物的離子注入以在襯底200中形成n型阱區(qū)域?？梢詧?zhí)行利用諸如硼的p型摻雜物的離子注入以形成p型阱區(qū)域?？梢耘c上述討論的n型阱區(qū)域類似的方式來形成p型阱區(qū)域。掩模用于圖案化保護n型阱的光刻膠層，使得p型阱區(qū)域被注入而n型阱區(qū)域保持不變。注意，如本領(lǐng)域已知的，也可以在襯底的一些其他有源區(qū)域中執(zhí)行其他離子注入工藝來調(diào)整NHVMOS和PHVMOS器件的閾值電壓。例如，對于NHVMOS，光刻膠被形成為覆蓋第一阱區(qū)域220中未來的p型阱區(qū)域，而露出第二阱區(qū)域230中的n型阱區(qū)域。然后執(zhí)行注入以將諸如砷、磷等的n型雜質(zhì)引入第二阱區(qū)域。在注入一個n型阱區(qū)域之后，去除光刻膠。然后，形成附加光刻膠以覆蓋第二阱區(qū)域230中的n型阱區(qū)域，而露出未來的p型阱區(qū)域。然后執(zhí)行注入以將諸如硼、銦等的p型雜質(zhì)引入p型阱區(qū)域中。注入的順序可以反轉(zhuǎn)，諸如首先摻雜p型雜質(zhì)，然后摻雜n型雜質(zhì)。n型阱區(qū)域的雜質(zhì)濃度可高于、低于或等于p型阱區(qū)域的雜質(zhì)濃度。通過適當?shù)淖⑷肽芰靠刂七@些阱區(qū)域的多個深度。對于PHVMOS，第一阱區(qū)域220和第二阱區(qū)域230中的導(dǎo)電類型可以與NHVMOS的相反。第一阱區(qū)域220可以具有n型摻雜物，而第二阱區(qū)域230可具有p型摻雜物。

在圖8中，可通過離子注入或擴散技術(shù)摻雜第二阱區(qū)域230。第二阱區(qū)域230和襯底200中的摻雜濃度可以不同。在襯底200和第二阱區(qū)域230之間為邊界237。邊界237通過襯底200和第二阱區(qū)域230之間的摻雜濃度的差別來限定。在一些實施例中，在離子注入或擴散技術(shù)之后，第二阱區(qū)域230可以為各種形狀。邊界237也可以為與第二阱區(qū)域230的形狀對 應(yīng)的各種形狀。第二阱區(qū)域230可具有包括尖銳邊緣的多邊形的形狀或者包括平滑邊緣的多邊形的形狀。邊界237可以為垂直的、傾斜的或彎曲的。柵極結(jié)構(gòu)300可形成在邊界237上方，使得柵極結(jié)構(gòu)300位于襯底200和第二阱區(qū)域230上方。

返回參照圖5的操作430，圖8示出了柵極結(jié)構(gòu)300、側(cè)壁隔離件321和輕摻雜區(qū)域260的形成。參照圖8，在形成第一阱區(qū)域220和第二阱區(qū)域230之后，可以形成柵極結(jié)構(gòu)300。由于柵極結(jié)構(gòu)300具有與第一阱區(qū)域220重疊的一些部分和與第二阱區(qū)域230重疊的一些其他部分，所以柵極結(jié)構(gòu)300在完成這些阱區(qū)域之后形成。柵極結(jié)構(gòu)300包括柵極電介質(zhì)301，其最接近襯底200。柵極電介質(zhì)301可使用化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、熱氧化、其他適當?shù)墓に嚮蛩鼈兊慕M合來形成。在柵極電介質(zhì)301的頂部上，可以具有偽多晶硅。然后，在柵極電介質(zhì)301的頂部上，可以去除偽多晶硅以允許柵電極形成在柵極結(jié)構(gòu)300的上部303處。例如，偽多晶硅層可形成在柵極介電層301的上方。通過適當?shù)墓に?諸如旋涂)在偽多晶硅層上形成光刻膠層，然后通過適當?shù)墓饪虉D案化方法進行圖案化來形成圖案化光刻膠部件。然后，可通過干蝕刻操作將光刻膠的圖案轉(zhuǎn)印至下方的偽多晶硅層和柵極介電層。光刻膠的圖案可具有開口，該開口具有柵極長度GL的寬度用于形成柵極結(jié)構(gòu)300。因此，剩余的柵極介電層和偽多晶硅將限定用于柵極結(jié)構(gòu)300的邊界。在一個實施例中，僅圖案化偽多晶硅層。此后可剝離光刻膠層。在另一實施例中，可以首先在剩余的偽多晶硅的任一側(cè)上形成一些側(cè)壁隔離件321。然后，蝕刻掉偽多晶硅。然后，可以在側(cè)壁隔離件之間形成金屬柵電極來代替?zhèn)味嗑Ч?。在一些實施例中，金屬柵電極也可以為分層結(jié)構(gòu)。金屬柵電極層可通過CVD、PVD、電鍍和其他適當?shù)墓に噥硇纬伞＝饘贃烹姌O可具有多層結(jié)構(gòu)且可以使用不同過程的組合來在多步驟操作中形成。金屬柵電極(其在柵極結(jié)構(gòu)300的上部303處)可被配置為連接至金屬互連件或接觸插塞290。

在圖8中，可通過本領(lǐng)域已知的沉積和蝕刻(例如，各向異性蝕刻技術(shù))來形成側(cè)壁隔離件321。側(cè)壁隔離件321可使用常用的技術(shù)來形成， 諸如等離子體增強化學(xué)氣相沉積(PECVD)、低壓化學(xué)氣相沉積(LPCVD)、次大氣壓化學(xué)氣相沉積(SACVD)等。側(cè)壁隔離件321的形成可包括：毯式形成多個側(cè)壁隔離件層，然后執(zhí)行蝕刻操作以去除側(cè)壁隔離件層的水平部分，使得可以形成側(cè)壁隔離件層的剩余垂直部分。側(cè)壁隔離件321可以形成為與柵極結(jié)構(gòu)300的第一側(cè)壁311和第二側(cè)壁312相鄰。

在圖8中，半導(dǎo)體器件100還可以為形成在襯底200的其他有源區(qū)域中的PHVMOS器件以及各種核心NMOS和PMOS器件。因此，對于NMOS器件，在襯底200的一些其他有源區(qū)域中，可以與相同類型的其他輕摻雜區(qū)域的形成同時地形成輕摻雜區(qū)域260?？赏ㄟ^離子注入或擴散形成輕摻雜區(qū)域260。應(yīng)該注意，在輕摻雜區(qū)域260的形成過程中，可以利用圖案化光刻膠層保護第一阱區(qū)域220和第二阱區(qū)域230。輕摻雜區(qū)域260可形成為接近一些隔離部件202。

返回參照圖5的操作440，圖9示出了凹槽280的形成。在圖9中，執(zhí)行蝕刻操作以在源極區(qū)域222和漏極區(qū)域232中形成凹槽280。在一些實施例中，如圖所示，在第一阱區(qū)域220的源極中去除輕摻雜區(qū)域260的一部分。第一阱區(qū)域220中輕摻雜區(qū)域260的一些剩余部分可位于側(cè)壁隔離件321的下方。在第二阱區(qū)域230中，可以基本去除輕摻雜區(qū)域260，在第二阱區(qū)域230的凹槽280中留下輕摻雜膜(未示出)的薄膜。圖案化光刻膠被形成以在第一阱區(qū)域220和第二阱區(qū)域230中限定凹槽280。為了在第二阱區(qū)域230中限定凹槽280，硬掩模(未示出)可覆蓋分離區(qū)域272上方的表面S。硬掩模可覆蓋分離距離D。其中，從柵極結(jié)構(gòu)300的第二側(cè)壁312到結(jié)點P限定D。蝕刻操作可包括干蝕刻、濕蝕刻或它們的組合。在本實施例中，蝕刻操作包括利用HBr和He氣體的組合的干蝕刻?？梢詫Σ煌膮?shù)(諸如壓力范圍、功率范圍、偏壓范圍和氣體流速范圍)進行調(diào)整，以控制凹槽280的深度或形狀。干蝕刻去除輕摻雜區(qū)域260不被保護或露出的部分。在一些實施例中，通過定向/各向異性蝕刻，不具有分離區(qū)域272的阱(即，圖9中的第一阱220)中的凹槽280可具有與一個隔離件321對齊的側(cè)壁。作為蝕刻期間小面化的結(jié)果，具有分離區(qū)域272的阱(諸如第二阱區(qū)域230)中的凹槽280顯示出傾斜的溝槽壁。在其他 實施例中，可以執(zhí)行預(yù)清潔工藝來利用適當?shù)娜芤呵鍧嵃疾?80。

返回參照圖5的操作450，圖10示出了凹槽280中外延區(qū)域的形成。參照圖10，在凹槽280中外延地生長諸如硅鍺(SiGe)的半導(dǎo)體材料，以通過選擇性外延生長(SEG)形成外延區(qū)域。還可以使用諸如外延生長SiGe或者將SiGe沉積在一些凹槽280中的其他形式的操作。用于在源極/漏極區(qū)域中沉積嵌入式壓力源層的外延工藝可包括化學(xué)氣相沉積、超高真空化學(xué)氣相沉積(UHV-CVD)或分子束外延(MBE)。在進行外延生長的同時可以摻雜期望的雜質(zhì)。在一個實施例中，在生長期間，雜質(zhì)被添加到外延區(qū)域中(例如，原位摻雜)。示例性摻雜物包括砷、磷、銻、硼、二氟硼和/或其他可能的雜質(zhì)。用于硼的源包括在SiGe外延期間使用的乙硼烷氣體。根據(jù)示例性實施例，可以實施除嵌入式壓力源的外延生長之外的方法?？赏ㄟ^以原位方式將含硼氣體引入到外延SiGe生長中來實施SiGe中摻雜硼。還可以通過注入操作來形成硼或其他摻雜物。

參照圖10，在一些實施例中，可以在應(yīng)力記憶層(利用應(yīng)力記憶技術(shù)(SMT)進行預(yù)處理)上方形成外延區(qū)域222和232。如圖10所示，應(yīng)力記憶層可以為第一阱區(qū)域220和第二阱區(qū)域230的上部區(qū)域。例如，可以在凹槽280(參見圖9)中形成外延區(qū)域222和232，并且外延區(qū)域222和232可以完成為凸起外延區(qū)域。在外延區(qū)域222和232中形成具有預(yù)定定向的位錯。在一些實施例中，外延區(qū)域包括SiP，位錯可僅存在于外延區(qū)域中或者可以連續(xù)地橫跨外延區(qū)域222、232和應(yīng)力記憶層的一些邊界。

在CMOS結(jié)構(gòu)的一些實施例中，只有NHVMOS或PHVMOS具有外延區(qū)域。例如，PHVMOS具有SiGe外延源極/漏極，而NHVMOS具有平面SMT源極/漏極。在其他實施例中，NHVMOS和PHVMOS均具有外延區(qū)域。例如，PHVMOS具有SiGe外延源極/漏極，NHVMOS具有位于應(yīng)變記憶層上方的SiP外延源極/漏極。上面討論的實施例不用于限制本發(fā)明的范圍。關(guān)于在NHVMOS和/或PHVMOS中的外延區(qū)域的存在的其他組合包括在本發(fā)明的預(yù)期范圍內(nèi)。

返回參照圖5的操作460，圖10示出了在外延區(qū)域上方形成接觸插塞290。在圖10中，在形成外延區(qū)域之后，然后執(zhí)行后端制程(BEOL)工藝 來形成層間介電層(ILD，未示出)。接觸插塞290形成在外延區(qū)域的頂部上。接觸插塞290可形成在ILD中，并且電連接至NHVMOS器件和PHVMOS器件。然后，包括金屬間電介質(zhì)(IMD，未示出)中的金屬線的互連結(jié)構(gòu)(未示出)形成在接觸插塞290上方并連接至接觸插塞290。

本發(fā)明的一些實施例提供了一種半導(dǎo)體器件，其包括襯底和襯底上的柵極結(jié)構(gòu)。第一導(dǎo)電類型的第一阱區(qū)域位于襯底中，接近柵極結(jié)構(gòu)的第一側(cè)壁。第二導(dǎo)電類型的第二阱區(qū)域也位于襯底中，接近柵極結(jié)構(gòu)的第二側(cè)壁。導(dǎo)電區(qū)域設(shè)置在第二阱區(qū)域中。導(dǎo)電區(qū)域為外延區(qū)域。導(dǎo)電區(qū)域和柵極結(jié)構(gòu)之間的第二阱區(qū)域內(nèi)的化學(xué)組成與第二阱區(qū)域中的化學(xué)組成基本同質(zhì)。

在本發(fā)明的一些實施例中，外延區(qū)域與接觸插塞連接。

在本發(fā)明的一些實施例中，襯底包括一表面。該表面包括結(jié)點。結(jié)點在第二阱區(qū)域與外延區(qū)域之間。該結(jié)點與柵極結(jié)構(gòu)的第二側(cè)壁隔開大約0.2至大約0.5微米的分離距離。

在本發(fā)明的一些實施例中，襯底上的柵極結(jié)構(gòu)包括大約0.25至大約0.9微米的柵極長度。

在本發(fā)明的一些實施例中，柵極結(jié)構(gòu)包括與第二阱區(qū)域重疊的重疊長度。重疊長度為從第二阱區(qū)域的邊界到柵極結(jié)構(gòu)的第二側(cè)壁。重疊長度在大約0.05至大約0.25微米的范圍內(nèi)。

在本發(fā)明的一些實施例中，柵極結(jié)構(gòu)包括金屬柵極。

在本發(fā)明的一些實施例中，外延區(qū)域包括具有的第一晶格常數(shù)不同于上述襯底的第二晶格常數(shù)的物質(zhì)。

在本發(fā)明的一些實施例中，外延區(qū)域的一部分突出到襯底的表面上方。

本發(fā)明的一些實施例提供了一種用于制造半導(dǎo)體器件的方法。該方法包括：提供襯底；在襯底上形成柵極結(jié)構(gòu)；在襯底中形成第一阱區(qū)域，第一阱區(qū)域包括第一導(dǎo)電類型；在襯底中形成第二阱區(qū)域，第二阱區(qū)域包括第二導(dǎo)電類型；在第一阱區(qū)域和第二阱區(qū)域的至少一個中形成凹槽；通過外延生長在凹槽中形成導(dǎo)電區(qū)域。導(dǎo)電區(qū)域和柵極結(jié)構(gòu)之間的第二阱區(qū)域內(nèi)的化學(xué)組成基本與第二阱區(qū)域中的化學(xué)組成同質(zhì)。

在本發(fā)明的一些實施例中，包括在導(dǎo)電區(qū)域上方形成接觸插塞。

在本發(fā)明的一些實施例中，形成導(dǎo)電區(qū)域包括：與柵極結(jié)構(gòu)的第二側(cè)壁相距大約0.2至大約0.5微米設(shè)置導(dǎo)電區(qū)域。

在本發(fā)明的一些實施例中，形成導(dǎo)電區(qū)域包括：形成具有的第一晶格常數(shù)大于上述襯底的第二晶格常數(shù)的物質(zhì)。

在本發(fā)明的一些實施例中，形成導(dǎo)電區(qū)域包括：在應(yīng)力記憶層上方形成具有位錯的外延區(qū)域。

本發(fā)明的一些實施例提供了一種半導(dǎo)體器件，包括襯底。第一導(dǎo)電類型的第一阱區(qū)域位于襯底中。第二導(dǎo)電類型的第二阱區(qū)域也位于襯底中。柵極結(jié)構(gòu)位于襯底上。柵極結(jié)構(gòu)包括鄰近第一阱區(qū)域的第一側(cè)壁和鄰近第二阱區(qū)域的第二側(cè)壁。導(dǎo)電區(qū)域設(shè)置在第二阱區(qū)域中。導(dǎo)電區(qū)域為外延區(qū)域。第二阱區(qū)域的分離區(qū)域位于外延區(qū)域和柵極結(jié)構(gòu)之間。分離區(qū)域基本與第二阱區(qū)域的其他部分同質(zhì)。

在本發(fā)明的一些實施例中，外延區(qū)域為凸起結(jié)構(gòu)。

在本發(fā)明的一些實施例中，接觸插塞設(shè)置在外延區(qū)域的頂部上。

在本發(fā)明的一些實施例中，外延區(qū)域與第二側(cè)壁相距大約0.2至大約0.5微米的分離距離。

在本發(fā)明的一些實施例中，第一阱區(qū)域包括外延區(qū)域。

在本發(fā)明的一些實施例中，柵極結(jié)構(gòu)包括大約0.25至大約0.9微米的柵極長度。

在本發(fā)明的一些實施例中，柵極結(jié)構(gòu)與第二阱區(qū)域重疊。重疊長度為從第二阱區(qū)域的邊界到柵極結(jié)構(gòu)的第二側(cè)壁。重疊長度在大約0.05至大約0.25微米的范圍內(nèi)。

上面論述了多個實施例的特征使得本領(lǐng)域技術(shù)人員能夠更好地理解本發(fā)明的各個方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以容易地以本公開為基礎(chǔ)設(shè)計或修改用于執(zhí)行與本文所述實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員還應(yīng)該意識到，這些等效結(jié)構(gòu)不背離本發(fā)明的精神和范圍，并且可以在不背離本發(fā)明的精神和范圍的情況下做出各種變化、替換和改變。