本發(fā)明涉及一種半導體元件，尤其是涉及一種具有金屬柵極的半導體元件。

背景技術：

在現有半導體產業(yè)中，多晶硅系廣泛地應用于半導體元件如金屬氧化物半導體(metal-oxide-semiconductor，MOS)晶體管中，作為標準的柵極填充材料選擇。然而，隨著MOS晶體管尺寸持續(xù)地微縮，傳統(tǒng)多晶硅柵極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的柵極介電層厚度增加、柵極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業(yè)界更嘗試以新的柵極填充材料，例如利用功函數(work function)金屬來取代傳統(tǒng)的多晶硅柵極，用以作為匹配高介電常數(High-K)柵極介電層的控制電極。

一般而言，傳統(tǒng)平面型金屬柵極晶體管通常采用離子注入的方式來同時調整晶體管的臨界電壓。然而隨著場效晶體管(field effect transistors,FETs)元件尺寸持續(xù)地縮小，現有平面式(planar)場效晶體管元件的發(fā)展已面臨制作工藝上的極限。為了克服制作工藝限制，以非平面(non-planar)的場效晶體管元件，例如鰭狀場效晶體管(fin field effect transistor,Fin FET)元件來取代平面晶體管元件已成為目前的主流發(fā)展趨勢。然而現今鰭狀場效晶體管的制作工藝中，當施加于介電材料上的電場強度超過臨界值時，若流過該介電材料電流突然增大容易使介電材料完全失效而產生所謂的時間相依介電擊穿(time-dependent dielectric breakdown,TDDB)問題。因此如何在鰭狀晶體管的架構下改良此缺點即為現今一重要課題。

技術實現要素：

為解決上述問題，本發(fā)明優(yōu)選實施例揭露一種半導體元件，其包含一基底以及一柵極結構設于基底上，其中柵極結構包含一高介電常數介電層設于 基底上以及一底部金屬阻隔層設于高介電常數介電層上，該底部金屬阻隔層包含一上半部、一中半部以及一下半部，且上半部為一富氮部分而中半部及下半部各為一富鈦部分。

本發(fā)明另一實施例揭露一種半導體元件，其包含一基底以及一柵極結構設于基底上，其中柵極結構包含一高介電常數介電層設于基底上以及一底部金屬阻隔層設于高介電常數介電層上，該底部金屬阻隔層包含一上半部、一中半部以及一下半部，且中半部為一富氮部分而上半部及下半部各為一富鈦部分。

附圖說明

圖1為本發(fā)明優(yōu)選實施例制作一半導體元件的示意圖；

圖2為本發(fā)明優(yōu)選實施例的底部金屬阻隔層的放大示意圖；

圖3為本發(fā)明另一實施例的半導體元件的結構示意圖。

主要元件符號說明

12 基底 14 柵極結構

16 間隙壁 18 源極/漏極區(qū)域

20 接觸洞蝕刻停止層 22 層間介電層

24 介質層 26 高介電常數介電層

28 底部金屬阻隔層 30 底部金屬阻隔層

32 功函數金屬層 34 低阻抗金屬層

36 上半部 38 中半部

40 下半部

具體實施方式

請參照圖1， 圖1為本發(fā)明優(yōu)選實施例制作一半導體元件的示意圖。如圖1所示，首先提供一基底12，然后于基底上形成至少一柵極結構14。其中，基底12例如是一硅基底、一含硅基底(例如SiC)、一三五族基底(例如GaN)、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)、一硅覆絕緣(silicon-on-insulator, SOI)基底或一含外延層的基底(例如具有2.5微米(um)厚的P型外延層的P型基底)等半導體基底。

柵極結構14的制作方式可依據制作工藝需求以先柵極(gate first)制作工 藝、后柵極(gate last)制作工藝的先柵極介電層(high-k first)制作工藝以及后柵極制作工藝的后柵極介電層(high-k last)制作工藝等方式制作完成。以本實施例的后柵極介電層制作工藝為例，可先于基底12上形成一優(yōu)選包含由介質層與多晶硅材料所構成的虛置柵極(圖未示)，然后于虛置柵極側壁形成間隙壁16。接著于間隙壁16兩側的基底12中形成一源極/漏極區(qū)域18及/或外延層(圖未示)、選擇性于源極/漏極區(qū)域18及/或外延層的表面形成一金屬硅化物(圖未示)、形成一接觸洞蝕刻停止層20覆蓋虛置柵極，并形成一層間介電層22于接觸洞蝕刻停止層20上。

之后可進行一金屬柵極置換(replacement metal gate)制作工藝，先平坦化部分的層間介電層22及接觸洞蝕刻停止層20，并再將虛置柵極轉換為金屬柵極的柵極結構14。金屬柵極置換制作工藝可包括先進行一選擇性的干蝕刻或濕蝕刻制作工藝，例如利用氨水(ammonium hydroxide,NH₄OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide,TMAH)等蝕刻溶液來去除虛置柵極中的多晶硅材料以于層間介電層22與間隙壁16中形成一凹槽。

接著可先去除原本虛置柵極中的介質層，并依序沉積另一介質層24、一高介電常數介電層26、一底部金屬阻隔層28、一底部金屬阻隔層30、一功函數金屬層32以及一低阻抗金屬層34于凹槽內。然后搭配進行一平坦化制作工藝，例如利用化學機械研磨(chemical mechanical polishing,CMP)制作工藝使高介電常數介電層26、底部金屬阻隔層28、底部金屬阻隔層30、功函數金屬層32以及低阻抗金屬層34的上表面與層間介電層22表面齊平。由于本實施例是依據后柵極介電層(high-k last)制作工藝所制作，因此高介電常數介電層26、底部金屬阻隔層28、底部金屬阻隔層30以及功函數金屬層32等剖面優(yōu)選為U型。若本發(fā)明依據先柵極介電層(high-k first)制作工藝來制作，則高介電常數介電層26的剖面優(yōu)選為一字型，而底部金屬阻隔層28、底部金屬阻隔層30與功函數金屬層32等的剖面則為U型，此實施例也屬本發(fā)明所涵蓋的范圍。

在本實施例中，介質層24優(yōu)選包含硅化物層，例如二氧化硅(SiO₂)、氮化硅(SiN)或氮氧化硅(SiON)，但不排除可選自高介電常數的介電材料。底部金屬阻隔層28優(yōu)選包含氮化鈦(TiN)，底部金屬阻隔層30則優(yōu)選包含氮化鉭(TaN)，但不局限于此。

高介電常數介電層26包含介電常數大于4的介電材料，例如是選自氧 化鉿(hafnium oxide，HfO₂)、硅酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、硅酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、硅酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)、鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)、或其組合所組成的群組。

功函數金屬層32優(yōu)選用以調整形成金屬柵極的功函數，使其適用于N型晶體管(NMOS)或P型晶體管(PMOS)。若晶體管為N型晶體管，功函數金屬層32可選用功函數為3.9電子伏特(eV)～4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC(碳化鈦鋁)等，但不以此為限；若晶體管為P型晶體管，功函數金屬層32可選用功函數為4.8eV～5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層32與低阻抗金屬層34之間可包含另一頂部阻障層(圖未示)，其中頂部阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層34則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合。由于依據金屬柵極置換制作工藝將虛置柵極轉換為金屬柵極乃此領域者所熟知技術，在此不另加贅述。

值得注意的是，本發(fā)明于沉積底部金屬阻隔層28時優(yōu)選同時調整其中氮與鈦的比例，使底部金屬阻隔層28中的不同部分可具有不同氮對鈦的比例。更具體而言，請參考圖2，圖2為圖1部分組成結構的放大示意圖，如圖2所示，本實施例所沉積的底部金屬阻隔層28可大致分為上半部36、中半部38以及下半部40等三部分，其中上半部36、中半部38以及下半部40的厚度各為底部金屬阻隔層28整體厚度的三分之一。另外在本實施例中，上半部36為一富氮部分而中半部38及下半部40各為一富鈦部分，或從氮與鈦的比例分布來看，上半部36的氮對鈦的比例為1至1.2比1，中半部38的氮對鈦的比例為0.5至1比1，而下半部40的氮對鈦的比例為0.5至1比1。換句話說，在本實施例中，底部金屬阻隔層28的上半部36具有較高的 氮原子比例，而中半部38與下半部40則具有較高的鈦原子比例。

請接著參照圖3，圖3為本發(fā)明另一實施例的半導體元件的底部金屬阻隔層28的結構示意圖。如同前述圖2的實施例，本實施例所沉積的底部金屬阻隔層28同樣可分為上半部36、中半部38以及下半40部等三部分，其中上半部36、中半部38以及下半部40的厚度各為底部金屬阻隔層38整體厚度的三分之一。在本實施例中，中半部38為一富氮部分而上半部36及下半部40各為一富鈦部分，或從氮與鈦的比例分布來看，中半部38的氮對鈦的比例為1至1.2比1，上半部36的氮對鈦的比例為0.5至1比1，而下半部40的氮對鈦的比例為0.5至1比1。換句話說，本實施例中底部金屬阻隔層28的中半部38具有較高的氮原子比例，而上半部36與下半部40則具有較高的鈦原子比例。

綜上所述，本發(fā)明主要提供兩種金屬柵極晶體管架構，其中金屬柵極中由氮化鈦所構成的底部金屬阻隔層優(yōu)選具有一上半部、一中半部以及一下半部，且上半部為一富氮部分而中半部及下半部各為一富鈦部分，或中半部為一富氮部分且上半部及下半部各為一富鈦部分。依據上述二實施例所提供的兩種金屬柵極晶體管架構，本發(fā)明可有效改善現行架構容易產生時間相依介電擊穿(time-dependent dielectric breakdown,TDDB)的問題。需注意的是，本實施例雖以由氮化鈦所構成的底部金屬阻隔層28為多層結構而氮化鉭所構成的底部金屬阻隔層30為單一結構層為例，但不排除依據前述實施例來調整底部金屬阻隔層30中氮與鉭的比例，使底部金屬阻隔層30如同底部金屬阻隔層28般經由沉積后分為上半部、中半部以及下半部，且上半部、中半部以及下半部分別具有富氮部分或富鉭部分。舉例來說，可調整底部金屬阻隔層30的上半部為富氮部分而中半部與下半部為富鉭部分，或調整底部金屬阻隔層30的中半部為富氮部分而上半部與下半部為富鉭部分，或調整底部金屬阻隔層30的下半部為富氮部分而上半部與中半部為富鉭部分，這些實施例均屬本發(fā)明所涵蓋的范圍。

另外，上述實施例雖以平面型晶體管為例，但在其他變化實施例中，本發(fā)明的半導體元件也可應用于非平面晶體管，例如是鰭狀晶體管(Fin-FET)，此時，圖1至圖3所標示的基底12即相對應代表為形成于一基底上的鰭狀結構，此實施例也屬本發(fā)明所涵蓋的范圍。

以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所做的均等變化與修飾，都應屬本發(fā)明的涵蓋范圍。