近年來(lái)，在比如電源去耦這樣的應(yīng)用中的主要問(wèn)題是超高的電容器密度。實(shí)際上，比如手機(jī)、平板電腦這樣的很多應(yīng)用都需要電源能夠具有可控的、固定的和非常穩(wěn)定的輸出電壓。

對(duì)于這類應(yīng)用，通常在外部采用表面安裝的設(shè)備組件(SMC)，并在使電容器密度增加的插板級(jí)別將其連接到電源網(wǎng)格。因此，較好地控制由電源提供的輸出電壓。

但是，這種方法會(huì)受到限制，連接到電源網(wǎng)格的SMC組件的誘導(dǎo)等效串聯(lián)電阻(ESR)的損耗可能會(huì)因?yàn)檩^長(zhǎng)的互連路徑而增加。當(dāng)?shù)竭_(dá)較高抑制時(shí)，這通常不足以進(jìn)行適當(dāng)?shù)娜ヱ睢?/p>

為了克服這個(gè)問(wèn)題，專利WO2007/054858提出了利用電容器無(wú)源技術(shù)的集成于硅中的組件，以便能夠在硅集成組件(SIP)中進(jìn)行集成。這一特征能夠縮短相互連接的長(zhǎng)度，從而減少寄生損失。此外，提高了這些電路的可靠性和線性度。但是，這類型技術(shù)集成度相當(dāng)?shù)停?，所述集成度僅限于<1μF/mm²。

為了增加密度集成，專利WO2008/139393提出一種系統(tǒng)級(jí)封裝的集成襯底，包括襯底通孔和溝槽式電容器，其中，溝槽填料包括與介電層交替設(shè)置的至少四層導(dǎo)電電容器-電極層。電容器-電極層交替地分別連接到設(shè)置在第一襯底側(cè)或第二襯底側(cè)的兩個(gè)電容器端線之中的一個(gè)。溝槽式電容器和襯底通孔分別在溝槽開(kāi)口中以及經(jīng)由在半導(dǎo)體襯底中的開(kāi)口形成。因此，提高了集成度。

專利WO2009/057010提出了一種多層結(jié)構(gòu)和第一電極，尤其是一種溝槽式電容器，其具有包括溝槽的圖案層結(jié)構(gòu)，其中，圖案層結(jié)構(gòu)包括FASS-曲線結(jié)構(gòu)，而且至少部分第一電極是在FASS-曲線結(jié)構(gòu)上形成的。因此，增加了集成度。

專利US2012/0080772涉及一種半導(dǎo)體器件，所述半導(dǎo)體器件包括襯底、第一單導(dǎo)體、單個(gè)絕緣體和第二單導(dǎo)體。襯底包括彼此相鄰的第一區(qū)域和第二區(qū)域。第一區(qū)域具有盲孔，所述盲孔在襯底正面分別具有一個(gè)開(kāi)口。第二區(qū)域具有穿過(guò)襯底的通孔。每個(gè)盲孔的寬度小于通孔的寬度。第一單導(dǎo)體是在襯底正面上形成的，通過(guò)這種方式使得每個(gè)盲孔的內(nèi)表面以及通孔的內(nèi)表面都由第一單導(dǎo)體覆蓋。單個(gè)絕緣體是在第一單導(dǎo)體上形成的。第二單導(dǎo)體是在單個(gè)絕緣體上形成的，并且與第一單導(dǎo)體電絕緣。

本發(fā)明的目的是提供一種可選擇的方案，用于增加電容器結(jié)構(gòu)的電容器密度，同時(shí)控制串聯(lián)電阻率的損耗。所提出的電容器結(jié)構(gòu)除了生產(chǎn)成本低外，還具有可靠性和高效性。

根據(jù)本發(fā)明的第一方面，提出一種電容器結(jié)構(gòu)，包括：

-硅襯底，具有第一側(cè)以及相反的第二側(cè)，

-在半導(dǎo)體襯底中刻蝕的溝槽，

-雙重金屬-絕緣體-金屬溝槽式電容器，包括：

○基底電極，其形成陷入耦接到襯底的溝槽中的第一導(dǎo)電層，

○第一絕緣層，

○沉積在第一絕緣層上的第二導(dǎo)電層，

○第二絕緣層，

○第三導(dǎo)電層，沉積在第二絕緣層上，并耦接到基底電極，

其特征在于，第二襯墊和第四襯墊耦接到基底電極，其中，第二襯墊位于硅襯底的第一側(cè)，第四襯墊位于硅襯底的相反第二側(cè)，而且

特征還在于，第一襯墊和第三襯墊耦接在一起，并且一方面與硅襯底絕緣，另一方面與第二襯墊和第四襯墊絕緣，第一襯墊位于第一側(cè)，第三襯墊位于相反的第二側(cè)，第三襯墊耦接到第二導(dǎo)電層，所述第二導(dǎo)電層與相反的第二側(cè)齊平或從相反的第二側(cè)突出。

在本發(fā)明的示例性實(shí)施例中，電容器結(jié)構(gòu)的第二襯墊和第四襯墊通過(guò)硅襯底耦接到基底電極，從而能夠減少串行損耗。

有利的是，第一襯墊和第三襯墊與硅襯底對(duì)稱。同樣，第二襯墊和第四襯墊與硅襯底對(duì)稱，從而能夠連接多個(gè)電容器結(jié)構(gòu)。

有利的是，第三襯墊使第二導(dǎo)電層短路，允許降低電容器結(jié)構(gòu)的固有電容電阻(ESR)。

在本發(fā)明的一個(gè)示例性實(shí)施例中，襯墊是由低電阻率金屬層構(gòu)成的，例如，銅，使固有電容電阻(ESR)最小化。

優(yōu)選地，第三襯墊覆蓋第二導(dǎo)電層的60％以上。

本發(fā)明不僅涉及到雙重MIM電容器結(jié)構(gòu)。例如，還涉及到一種結(jié)構(gòu)，該結(jié)構(gòu)具有沉積在第三導(dǎo)電層上的第三絕緣層以及沉積在第三絕緣層上的第四導(dǎo)電層。還可以增加進(jìn)入溝槽中的MIM電容器的數(shù)量，例如，以便得到MIMIMIMIM結(jié)構(gòu)。

在這種情況下，可以有利地把偶數(shù)導(dǎo)電層(對(duì)應(yīng)于第二、第四……導(dǎo)電層)耦接在一起，把奇數(shù)導(dǎo)電層(對(duì)應(yīng)于第一、第三……導(dǎo)電層)耦接在一起，以便增加電容器結(jié)構(gòu)的電容值。

在本發(fā)明的第二方面，為了優(yōu)化集成電容器密度值，提出一種電子裝置，包括兩個(gè)以上電容器結(jié)構(gòu)，一個(gè)電容器結(jié)構(gòu)的第一襯墊和第二襯墊焊接到第二個(gè)相鄰的電容器結(jié)構(gòu)的第三襯墊和第四襯墊。

有利的是，把電子裝置的一個(gè)電容器結(jié)構(gòu)放置在其它電容器結(jié)構(gòu)之上。

在本發(fā)明的第三方面，提出了一種制造電容器結(jié)構(gòu)的方法，包括下列步驟：

-提供具有第一側(cè)以及相反的第二側(cè)的硅襯底，

-在硅襯底中形成溝槽，

-在溝槽中形成基底電極，

-通過(guò)堆疊下列各層形成雙重金屬-絕緣層-金屬(MIM)溝槽式電容器：

○把第一絕緣層堆疊在構(gòu)成第一導(dǎo)電層的基底電極上，

○把第二導(dǎo)電層堆疊在第一絕緣層上，

○把第二絕緣層堆疊在第二導(dǎo)電層上，

○把第三導(dǎo)電層堆疊在第二絕緣層上，

-將硅襯底的相反的第二側(cè)刻蝕到第一絕緣層，

-刻蝕第一絕緣層，

-在相反的第二側(cè)上沉積厚介電層，

-處理與第一導(dǎo)電層相連的第一襯墊，以及處理與硅襯底相連的第二襯墊，第一襯墊和第二襯墊位于第一側(cè)上，

-處理與第三導(dǎo)電層相連的第三襯墊，以及處理與硅襯底相連的第四襯墊，第三襯墊和第四襯墊位于相反的第二側(cè)上。

此外，在本發(fā)明另一個(gè)示例性實(shí)施例中，為了增加電容器密度，該方法還包括下列步驟：

-把第三絕緣層沉積在第三導(dǎo)電層上，以及

-把第四導(dǎo)電層沉積在第三絕緣層上。

在本發(fā)明的其它實(shí)施例中，為了優(yōu)化兩個(gè)電容器結(jié)構(gòu)的堆疊，實(shí)現(xiàn)了把一個(gè)自堆疊電容器結(jié)構(gòu)的第一襯墊和第二襯墊焊接到相鄰的自堆疊電容器結(jié)構(gòu)的第三襯墊和第四襯墊的步驟。

為了優(yōu)化兩個(gè)電容器結(jié)構(gòu)的組裝，焊接步驟為晶片鍵合(wafer bounding)。

以示例的方式，而不是限制性地闡釋了本發(fā)明的實(shí)施例，在附圖的各圖中，相同的標(biāo)號(hào)指代相似的元件，在附圖中：

圖1是根據(jù)本發(fā)明一個(gè)實(shí)施例的溝槽式電容器的示意性截面圖，

圖2是根據(jù)本發(fā)明一個(gè)實(shí)施例的電容器結(jié)構(gòu)的處理步驟的示意性截面局部視圖，

圖3是自堆疊電容器結(jié)構(gòu)一個(gè)處理步驟的示意性局部放大截面圖，

圖4是自堆疊電容器結(jié)構(gòu)一個(gè)處理步驟的示意性局部放大截面圖，

圖5是自堆疊電容器結(jié)構(gòu)一個(gè)處理步驟的示意性局部放大截面圖，

圖6是自堆疊電容器結(jié)構(gòu)一個(gè)處理步驟的示意性局部放大截面圖，

圖7是根據(jù)本發(fā)明一個(gè)實(shí)施例的自堆疊電容器結(jié)構(gòu)的示意性截面圖，以及，

圖8是使用圖7中的自堆疊電容器結(jié)構(gòu)的電子裝置的示意性截面圖。

圖1顯示了一幅溝槽式電容器10的示意性截面視圖，可將所述溝槽式電容器10用于構(gòu)成自堆疊電容器結(jié)構(gòu)2(圖7)。例如，溝槽式電容器10采用硅襯底4的支座。硅襯底4包括第一側(cè)6和相反的第二側(cè)8。

硅襯底4的厚度適合于提高溝槽式電容器10的集成電容器密度值。在本發(fā)明實(shí)施例的一個(gè)示例中，硅襯底4的厚度大約等于100μm(1μm＝1x10^-6m)。硅襯底4的晶體取向適合根據(jù)本發(fā)明以理想的角度進(jìn)行干法刻蝕和/或濕法刻蝕。在本發(fā)明另一個(gè)實(shí)施例中，支座采用SOI(絕緣襯底上的硅)襯底。

此外，諸如載流子類型以及載流子濃度值的摻雜特征適于降低基底電極12與硅襯底4之間的電阻。有利的是，載流子的濃度和類型能夠調(diào)制溝槽式電容器10的串聯(lián)電阻率損失。例如，載流子濃度值等于1x10¹⁸cm^-3，載流子帶正電(p型)。在本說(shuō)明中，不再贅述本領(lǐng)域技術(shù)人員已知的摻雜工藝。

以確定的面積刻蝕硅襯底4，以制造溝槽14。通過(guò)硅襯底4的第一側(cè)6的至少一個(gè)刻蝕步驟實(shí)現(xiàn)溝槽14。例如，刻蝕步驟是通過(guò)濕法刻蝕步驟或干法刻蝕步驟實(shí)現(xiàn)的。在本發(fā)明的其它實(shí)施例中，刻蝕步驟結(jié)合了在硅襯底4第一側(cè)6的干法刻蝕步驟與濕法刻蝕步驟。

在本發(fā)明實(shí)施例的一個(gè)示例中，溝槽14的寬度通常為1μm至3μm，其深度通常為10μm至80μm。有利的是，溝槽14的形狀適合優(yōu)化所述溝槽14中的層沉積，并增加集成電容器密度。在一個(gè)優(yōu)選實(shí)施例中，溝槽14的形狀為蛇形。

基底電極12(圖1)沉積在溝槽14中，并且與硅襯底4連接。它覆蓋溝槽14底部和壁，并且覆蓋在溝槽14附近的硅襯底4的第一側(cè)6的確定面積?；纂姌O12形成第一導(dǎo)電層，而且，例如，它是通過(guò)從沉積的摻雜玻璃層到襯底4的雜質(zhì)擴(kuò)散而實(shí)現(xiàn)的，該摻雜玻璃層隨后被去除，或者是通過(guò)沉積導(dǎo)電材料的步驟實(shí)現(xiàn)的，例如導(dǎo)電材料為鎳(Ni)、氮化鈦(TiN)、鎢(W)、鈦(Ti)或多晶硅。在本說(shuō)明中不再贅述本領(lǐng)域技術(shù)人員已知的沉積工藝。

確定基底電極12導(dǎo)電層的厚度，以便溝槽式電容器10的串聯(lián)電阻率損失在基底電極12與硅襯底4之間最小。在本發(fā)明實(shí)施例的一個(gè)示例中，陷入溝槽14的基底電極12的厚度等于200nm(1nm＝1x10^-9m)。當(dāng)然，也可以采用任何其它類型的導(dǎo)電層制造基底電極12。

把至少由金屬-絕緣體-金屬-絕緣體-金屬層(雙重MIM)構(gòu)成的多層堆疊沉積在溝槽14中的基底電極12上。多層堆疊能夠?qū)崿F(xiàn)雙重MIM溝槽式電容器10。多層堆疊包括沉積在硅襯底4的第一側(cè)6上以及沉積在溝槽14中(在基底電極12上)的第一絕緣層16、沉積在第一絕緣層16上的第二導(dǎo)電層18、沉積在第二導(dǎo)電層18上的第二絕緣層20以及沉積在第二絕緣層20上并耦接到基底電極12的第三導(dǎo)電層22。

基底電極12被認(rèn)為是雙重MIM溝槽式電容器10的第一導(dǎo)電層，因此將其看作是奇數(shù)導(dǎo)電層。第三導(dǎo)電層22也是同樣，被認(rèn)為是另一個(gè)奇數(shù)導(dǎo)電層。第二導(dǎo)電層18被認(rèn)為是偶數(shù)導(dǎo)電層。在下文中，對(duì)各層之間的連接進(jìn)行更詳細(xì)地描述。第一絕緣層16和第二絕緣層20厚度相同，例如等于0.02μm。例如，通過(guò)能夠沉積較高介電常數(shù)(高K值)的介電層的LPCVD工藝(低壓化學(xué)氣相沉積)或ALD工藝(原子層沉積)沉積第一絕緣層16和第二絕緣層20。優(yōu)選地，介電層是氧化硅(Si₃N₄)。

確定第二導(dǎo)電層18和第三導(dǎo)電層22的厚度，以控制雙重MIM溝槽式電容器10的串行電阻率。例如，可以利用多晶硅或者比如鎢(W)這樣的耐火材料制造第二導(dǎo)電層18和第三導(dǎo)電層22。

在另一個(gè)實(shí)施例中，實(shí)現(xiàn)了包括沉積在第三導(dǎo)電層22上的第三絕緣層以及沉積在第三絕緣層上的第四導(dǎo)電層在內(nèi)的一個(gè)序列層。在下文中將介紹奇數(shù)導(dǎo)電層與偶數(shù)導(dǎo)電層之間的電連接。

在另一個(gè)實(shí)施例中，沉積了N個(gè)序列的層。N取決于預(yù)期的溝槽式電容器10的電容值。

在電容器結(jié)構(gòu)中，一方面，把偶數(shù)導(dǎo)電層耦接在一起，另一方面，把奇數(shù)導(dǎo)電層耦接在一起并且對(duì)基底電極12短路。通過(guò)在硅襯底4第一側(cè)6植入互連層40實(shí)現(xiàn)各個(gè)導(dǎo)電層之間的連接。以這種方式，建立了平行的電容性網(wǎng)絡(luò)，一個(gè)節(jié)點(diǎn)耦接到硅襯底4，另一個(gè)節(jié)點(diǎn)耦接到互連層。

為了能夠把雙重MIM溝槽式電容器10連接到溝槽式電容器10奇數(shù)導(dǎo)電層(基底電極12和第三導(dǎo)電層22)和偶數(shù)導(dǎo)電層(第二導(dǎo)電層18)外側(cè)，制造了第一襯墊24和第二襯墊26。第一襯墊24和第二襯墊26位于硅襯底4的第一側(cè)6，并且彼此絕緣。在各圖中所示的結(jié)構(gòu)中，第一襯墊24耦接到第二導(dǎo)電層18，第二襯墊26耦接到對(duì)應(yīng)于基底電極12和第三導(dǎo)電層22的奇數(shù)導(dǎo)電層。下面，對(duì)第一襯墊24和第二襯墊26的制造工藝進(jìn)行更具體的描述。

為了降低串聯(lián)電阻率損失和增加集成電容器密度值，提出利用雙重MIM溝槽式電容器10的自堆疊電容器結(jié)構(gòu)2。為此，在硅襯底4的相反的第二側(cè)8實(shí)現(xiàn)凹口32。具有凹口32的電容器結(jié)構(gòu)如圖2所示。

為了制造凹口32(圖2)，刻蝕硅襯底4的相反的第二側(cè)8。例如，在第一步中，機(jī)械地磨合硅襯底4相反的第二側(cè)8。通過(guò)機(jī)械磨合達(dá)到的厚度使相反的第二側(cè)8能夠接近溝槽14的底部。通常，根據(jù)被稱為T(mén)TV(總厚度變化)的溝槽14刻蝕步驟的均勻性，磨合的厚度可約為10μm。

機(jī)械磨合步驟之后，最好利用干法刻蝕進(jìn)行硅襯底4相反的第二側(cè)8的各向同性刻蝕(圖2)。這個(gè)刻蝕步驟使之能夠暴露第一絕緣層16，因?yàn)樵诘谝唤^緣層16的硅(硅襯底4)與氧化硅(Si3N4)之間的刻蝕率約等于100。因此，一部分第一絕緣層16充溢到硅襯底4的相反的第二側(cè)8。圖2顯示了這個(gè)刻蝕步驟之后的溢出現(xiàn)象。在本發(fā)明實(shí)施例的一個(gè)示例中，可以采用根據(jù)氧化硅(Si3N4)而選擇的SF6干法刻蝕步驟。

為了接近第二導(dǎo)電層18，實(shí)現(xiàn)第一絕緣層16的局部刻蝕(圖3)。為此目的，可以進(jìn)行各向同性刻蝕。優(yōu)選地，例如利用正磷酸進(jìn)行濕法刻蝕。

為了保護(hù)硅襯底4(圖4)的相反的第二側(cè)8與第二導(dǎo)電層18并使第二側(cè)8與第二導(dǎo)電層18絕緣，沉積一個(gè)厚介電層34。例如，該沉積是通過(guò)PECVD(等離子體增強(qiáng)化學(xué)氣相沉積)進(jìn)行的氧化物沉積。通過(guò)PECVD進(jìn)行的厚介電層34的氧化物沉積能夠?qū)崿F(xiàn)在偶數(shù)導(dǎo)電層18上的共形沉積(conformal deposition)。

在凹口32區(qū)域中進(jìn)行厚介電層34的局部刻蝕步驟(圖5)。優(yōu)選地，從硅襯底4的相反的第二側(cè)8進(jìn)行各向同性干法刻蝕步驟，以暴露第二導(dǎo)電層18。例如，各向同性干法刻蝕采用氟碳?xì)怏w等離子(CF4)。一個(gè)替代方法可采用氧化CMP(化學(xué)機(jī)械拋光)步驟實(shí)現(xiàn)磨料，所述磨料對(duì)于待暴露的電極有充足的選擇性。

底部金屬層36沉積在相反的第二側(cè)8(圖6)。該底部金屬層36可通過(guò)本文所述的工藝流程由在擴(kuò)散阻擋層上的鋁(Al)、鈦(Ti)、銅(Cu)制成，或者與通過(guò)由薄金(Au)保護(hù)的比如鎳(Ni)這樣的可焊金屬相結(jié)合而制成，或者由另一種金屬或各種金屬的組合制成，所述金屬與第二導(dǎo)電層18之間電接觸良好。例如，底部金屬層36采用無(wú)電沉積工藝。底部金屬層36的厚度適合沉積可焊層，比如下凸點(diǎn)金屬層(Under Ball Metallization，UBM)。

為了實(shí)現(xiàn)與電容器結(jié)構(gòu)2外側(cè)的連接，把第三襯墊28和第四襯墊30設(shè)置在硅襯底4相反的第二側(cè)8(圖7)。很明顯，為了接近硅襯底4，在襯墊的制造工藝之前，先完成厚介電層34的刻蝕步驟。

通過(guò)與第一襯墊24和第二襯墊26制造工藝相似的工藝實(shí)現(xiàn)第三襯墊28和第四襯墊30。由于凹口32，第三襯墊28耦接到第二導(dǎo)電層18。為了降低固有電容電阻(ESR)，第三襯墊28沉積在后側(cè)，并且與接觸的第二導(dǎo)電層18電短路。在所闡釋的實(shí)施例中，使第三襯墊28通過(guò)底部金屬層36(也可以是導(dǎo)電多晶硅層)對(duì)第二導(dǎo)電層18短路。這樣，通過(guò)所接觸的第二導(dǎo)電層18的電阻并聯(lián)設(shè)置第三襯墊28的ESR。通過(guò)選擇電阻率較低，例如銅(Cu)、厚度足夠厚(通常為3μm至5μm)的金屬，并且以足夠大面積制成第三襯墊28(例如，超過(guò)第二導(dǎo)電層18覆蓋面的60％)，可明顯降低ESR。

在雙重MIM溝槽式電容器10中，可以從第二側(cè)8接近第二導(dǎo)電層18，并通過(guò)底部金屬層36將其連接到第三襯墊28。第二導(dǎo)電層18還可以從第一側(cè)6接近，并通過(guò)互連層40將其連接到第一襯墊24。所以第二導(dǎo)電層18是可用作襯底通孔(Through Substrate Via，TSV)的中間電極。此外，基底電極12可以從第二側(cè)8接近，并通過(guò)硅襯底4將其連接到第四襯墊30。基底電極12還可以從頂側(cè)6接近，并通過(guò)互連層40將其耦接到第二襯墊26，所述互連層40將基底電極12和第三導(dǎo)電層22進(jìn)行短路。因此，可將多個(gè)導(dǎo)電層(偶數(shù)導(dǎo)電層和奇數(shù)導(dǎo)電層)用作電極和/或雙重MIM溝槽式電容器10的通路，此外，該溝槽式電容器還具有受控的串行電阻率。

為了優(yōu)化電容器結(jié)構(gòu)2的ESR，第一襯墊24的表面區(qū)域與第三襯墊28的表面區(qū)域的表面尺寸相同。此外，第二襯墊26的表面區(qū)域與第四襯墊30的表面區(qū)域的表面尺寸相同。第三襯墊28的形狀可為矩形、多邊形或者可由多個(gè)襯墊或條帶構(gòu)成。第三襯墊28優(yōu)選覆蓋偶數(shù)導(dǎo)電層18的至少60％。

用于生產(chǎn)第三襯墊28的具有低電阻率的金屬層也用于生產(chǎn)第一襯墊24、第二襯墊26和第四襯墊30。為了促進(jìn)襯墊和/或支撐電路之間的連接，比如下凸點(diǎn)金屬層(UBM)這樣的可焊層可以沉積在用于實(shí)現(xiàn)襯墊的、具有較低電阻率的金屬層上。

因此，通過(guò)上文所述的偶數(shù)導(dǎo)電層18和互連層40把第三襯墊28耦接到第二襯墊24。同樣，通過(guò)其它互連層40把第四襯墊30耦接到奇數(shù)導(dǎo)電層22和基底電極12。第四襯墊30與第三襯墊28絕緣，而且有利的是，第一襯墊24與第三襯墊28關(guān)于硅襯底4對(duì)稱，而且第二襯墊26與第三襯墊28關(guān)于硅襯底4對(duì)稱。

為了增加集成電容器密度值，提出一種利用至少兩個(gè)自堆疊電容器結(jié)構(gòu)2的電子裝置38(圖8)。在下文描述中，電子裝置38包括第一電容器結(jié)構(gòu)2和第二電容器結(jié)構(gòu)202。需注意的是，自堆疊電容器結(jié)構(gòu)2、202的內(nèi)部設(shè)計(jì)和特征與上文所述的自堆疊電容器結(jié)構(gòu)的內(nèi)部設(shè)計(jì)和特征相似。為了簡(jiǎn)化下文描述，電容器結(jié)構(gòu)2的電容值稱為C2，并包括：

-第一襯墊24，

-第二襯墊26，

-第三襯墊28，

-第四襯墊30。

同樣，電容器結(jié)構(gòu)202的電容值稱為C202，并包括：

-標(biāo)為224的第一襯墊，

-標(biāo)為226的第二襯墊，

-標(biāo)為228的第三襯墊，

-標(biāo)為230的第四襯墊。

因此，為了實(shí)現(xiàn)電子裝置38，通過(guò)把自堆疊電容器結(jié)構(gòu)2的第一襯墊24連接到自堆疊電容器結(jié)構(gòu)202的第三襯墊228，并且把電容器結(jié)構(gòu)2的第二襯墊26連接到電容器結(jié)構(gòu)202的第四襯墊230從而實(shí)現(xiàn)焊接步驟。

這樣，電容器結(jié)構(gòu)2和電容器結(jié)構(gòu)202并行耦合，電子裝置38的等效電容值等于C2+C202。例如，電容器結(jié)構(gòu)2的第三襯墊28和第四襯墊30可以連接到印刷電路。

本領(lǐng)域技術(shù)人員可知，與電容器結(jié)構(gòu)2相似的第三自堆疊電容器結(jié)構(gòu)可以堆疊在第二電容器結(jié)構(gòu)202上，以此類推。

有利的是，可以把電子裝置38一個(gè)接一個(gè)地組裝在一起，或者通過(guò)晶片鍵合工藝組裝在一起。后面這種工藝能夠降低生產(chǎn)電子裝置38的成本。

還提出了一種制造電容器結(jié)構(gòu)2的工藝流程，包括下列步驟：

-提供具有第一側(cè)6和相反的第二側(cè)8的硅襯底4，

-在硅襯底4中形成溝槽14，

-在溝槽14中形成基底電極12，

-通過(guò)堆疊下列各層形成雙重金屬-絕緣體-金屬溝槽式電容器10：

○第一絕緣層16，

○第一絕緣層16上的第二導(dǎo)電層18，

○第二絕緣層20，

○第二絕緣層20上的第三導(dǎo)電層22，

-將硅襯底4的相反的第二側(cè)8刻蝕到第一絕緣層16，

-刻蝕第一絕緣層16，

-在相反的第二側(cè)8上沉積厚介電層34，

-處理與第一導(dǎo)電層18相連的第一襯墊24以及與硅襯底4相連的第二襯墊26，第一襯墊24和第二襯墊26放置在第一側(cè)6上，

-處理與第三導(dǎo)電層22相連的第三襯墊28以及與硅襯底4相連的第四襯墊30，第三襯墊28和第四襯墊30設(shè)置在相反的第二側(cè)8。

還提出一種工藝流程，能夠制造包括至少兩個(gè)堆疊在一起的自堆疊電容器結(jié)構(gòu)的電子裝置38。為此，提出把自堆疊電容器結(jié)構(gòu)的第一襯墊和第二襯墊焊接到相鄰的自堆疊電容器結(jié)構(gòu)的第三襯墊和第四襯墊。自堆疊電容器結(jié)構(gòu)以一個(gè)在另一個(gè)之下的方式放置。

本發(fā)明提供一種易于生產(chǎn)的電容器結(jié)構(gòu)2。本發(fā)明還提供一種(在自堆疊電容器結(jié)構(gòu)的數(shù)量多于2個(gè)的情況下)集成電容器密度值較高而且串聯(lián)電阻損失受控的電子裝置38。

通過(guò)附圖和前述說(shuō)明已經(jīng)對(duì)本發(fā)明進(jìn)行了詳細(xì)的闡釋和描述，這些闡釋和描述是說(shuō)明性或示例性的，而非限制性的；本發(fā)明不限于所公開(kāi)的實(shí)施例。本領(lǐng)域技術(shù)人員在實(shí)踐要求保護(hù)的本發(fā)明的過(guò)程中，通過(guò)研究附圖、說(shuō)明書(shū)和所附的權(quán)利要求可以理解并實(shí)現(xiàn)所公開(kāi)的實(shí)施例的變體。