本公開總體涉及集成電路電氣制造，并且更具體地涉及包括模擬浮柵存儲器單元的集成電路的后制作處理，以改善數(shù)據(jù)保持能力。

背景技術(shù)：

越來越重要的類型的半導(dǎo)體集成電路實施模擬電路功能，其中在模擬域中傳送和處理輸入信號和輸出信號和信息。通常，模擬集成電路功能依賴于在芯片上建立和調(diào)節(jié)的參考電平(電壓和電流)。模擬集成電路的正常運行，且特別是在電源電壓、溫度和其它操作條件的變化期間的這種運行通常嚴(yán)重地取決于參考電壓和電流在這些變化期間的穩(wěn)定性。然而，在集成電路的物理參數(shù)中反映的制造變化可以影響在這些集成電路中產(chǎn)生的參考電平。因此，許多模擬集成電路在那些集成電路內(nèi)包括“修整”或調(diào)整芯片上精密參考電路的一些能力以及其它電路功能。修整通常在制造時，在對所制造的原始電路的性能進(jìn)行電氣測量或其它評估之后執(zhí)行。

近來，可編程非易失性存儲器元件已被考慮用作修整元件，例如代替熔絲或反熔絲。這些非易失性存儲器元件的示例包括浮柵金屬氧化物半導(dǎo)體(MOS)晶體管，其中晶體管的狀態(tài)由在浮柵電極(例如浮動電容器極板)處捕獲的電荷限定。通過諸如Fowler-Nordheim隧穿和熱載流子注入的機制實現(xiàn)器件的編程。浮柵結(jié)構(gòu)的編程作為修整技術(shù)是有吸引力的，因為現(xiàn)代編程方法的精度可以設(shè)置電荷，并且因為該編程操作是純電氣過程。Roman等人在“A 1μABandgap-Less Programmable Voltage Regulator”，56th International Midwest Symposium on Circuits and Systems，(IEEE，2013)，pp.5-8中描述這種可編程電壓參考電路的示例，通過引用并入本文。

然而，考慮到修整只能在制造時(例如，在封裝之前)進(jìn)行，浮柵元件對電路參數(shù)的修整依賴于在器件壽命期間在浮柵處保持俘獲電荷。但是已經(jīng)觀察到模擬集成電路中的常規(guī)浮柵結(jié)構(gòu)表現(xiàn)出隨時間的一定程度的電荷泄漏，這導(dǎo)致電路中依賴于這些結(jié)構(gòu)修整的電平的降低。因此，盡管對于某些模擬電路(例如帶隙參考電路)的模擬浮柵技術(shù)所需的小芯片面積是有吸引力的，但是這些器件的電荷保持能力對于在某些應(yīng)用中使用來說經(jīng)常不是充分可靠的，特別是旨在高溫環(huán)境中使用的那些應(yīng)用，例如遠(yuǎn)程傳感器和系統(tǒng)(例如，在機器到機器網(wǎng)絡(luò)中)。

這種數(shù)據(jù)保持弱點已通過使用用于這些模擬浮柵電容器的特定的電介質(zhì)膜來解決。但是通過需要附加的電介質(zhì)沉積工藝過程以及其它附加的工藝步驟，例如用于這些電容器的附加導(dǎo)體層的沉積和圖案化，這種特定的構(gòu)造必然增加集成電路的制造成本。例如，已知將模擬浮柵器件構(gòu)造為雙層多晶硅器件，其中在兩個多晶硅層之間形成限定隧穿區(qū)的專用電介質(zhì)膜。該方法需要用于單獨隧穿電介質(zhì)膜的附加沉積工藝過程，并且由于該膜相對較厚，所以每單位面積呈現(xiàn)相對小的電容。

作為進(jìn)一步的背景，已經(jīng)在諸如二氧化硅的電介質(zhì)膜中觀察到應(yīng)力誘導(dǎo)的泄漏電流(SILC)的現(xiàn)象。根據(jù)用于SILC的常規(guī)模型，二氧化硅結(jié)構(gòu)中的缺陷由膜兩側(cè)的電應(yīng)力產(chǎn)生。這些缺陷用作電荷陷阱，使得電子或空穴可以被捕獲在電介質(zhì)膜內(nèi)。已知由穿過薄電介質(zhì)膜的Fowler-Nordheim或其它隧穿編程的浮柵器件易受此機制的影響，因為穿過電介質(zhì)膜的編程電荷的一部分可以在應(yīng)力誘導(dǎo)位點處被捕獲。

技術(shù)實現(xiàn)要素：

所描述的示例提供一種改進(jìn)浮柵存儲器器件的制造時的數(shù)據(jù)保持能力的方法。

所描述的示例提供這種方法，該方法可以有效地實施而幾乎不增加制造成本。

所描述的示例提供這種方法，該方法提供這種改進(jìn)的數(shù)據(jù)保持性能而不需要附加的沉積工藝。

所描述的示例提供這種方法，該方法使得能夠在精密參考電路中使用模擬浮柵器件，例如代替帶隙參考電路。

根據(jù)所描述的示例，根據(jù)期望的工藝技術(shù)制造包括被編程到期望的模擬電平的浮柵電容器的集成電路，并且將浮柵電容器電編程到期望的模擬電平。在該編程或修整之后，集成電路在升高的溫度下經(jīng)受調(diào)節(jié)烘烤達(dá)選擇的持續(xù)時間。然后再次對集成電路進(jìn)行電編程，以恢復(fù)所期望的模擬電平。

根據(jù)一些描述的示例，多個集成電路(每個包括至少一個包括可編程浮柵器件的電路)以晶片形式制作。在集成電路的第一電氣測試中，集成電路中的浮柵器件被可編程地修整到選擇的模擬電平。在第一電氣測試之后，在根據(jù)電荷泄漏機制的活化能選擇的時間和溫度下通過烘烤來調(diào)節(jié)集成電路。在烘烤之后，將器件重新修整到所選擇的電平。

附圖說明

圖1是示例實施例可以與其一起使用的可編程浮柵極器件的示意形式的電氣圖。

圖2a和2b分別是圖1的器件的物理構(gòu)造的平面圖和橫截面圖。

圖3a和3b是模擬浮柵集成電路的樣本的數(shù)據(jù)保持性能的圖示。

圖4是根據(jù)實施例的制作具有改進(jìn)的數(shù)據(jù)保持的浮柵器件的方法的流程圖。

圖5是在選擇用于調(diào)節(jié)烘烤的參數(shù)時使用的時間對溫度的一系列圖示。

具體實施方式

在集成電路中，包括被稱為模擬浮柵電路的類型的可編程電路，實施本說明書中描述的一個或多個實施例，并且這種實施在該背景中是特別有利的。然而，示例實施例可以有益地應(yīng)用于其它應(yīng)用中，諸如浮柵數(shù)字存儲器單元，特別是旨在每個單元存儲多于一個數(shù)字位的那些浮柵數(shù)字存儲器單元。

圖1是示例實施例可以與其結(jié)合使用的常規(guī)模擬浮柵電路的布置的電氣示意圖。該模擬浮柵電路包括用于多個功能的電浮動電極。具體地，圖1的該電路中的模擬浮柵電極2用作用于金屬氧化物半導(dǎo)體(MOS)晶體管4的柵電極，并且用作存儲電容器6的第一極板(plate)。晶體管4可以在模擬電路或諸如放大器的其它功能件的輸入處。存儲電容器6的第二極板耦合到參考電壓，在該示例中即接地。在操作中，對于給定的漏極到源極偏壓，存儲在存儲電容器6兩端的電壓確定MOS晶體管4的柵極處的電壓，并且因此確定晶體管4在漏極D和源極S之間傳導(dǎo)的程度。

在該布置中，模擬浮柵電極2通過隧穿電容器8p、8n可編程到特定的模擬狀態(tài)。模擬浮柵電極2還用作這些隧穿電容器8p、8n中的每個的第一極板。在該示例中，隧穿電容器8p的第二極板連接到端子TP，而隧穿電容器8n的第二極板連接到端子TN。用于隧穿電容器8p、8n的電容器電介質(zhì)被預(yù)期相對較薄，以允許諸如Fowler-Nordheim隧穿的機制根據(jù)偏壓在端子TP、TN和模擬浮柵電極2之間轉(zhuǎn)移電荷。隧穿電容器8p、8n允許將存儲的電荷編程到浮柵電極2上，并且允許移除該存儲的電荷(“擦除”)。在其中擦除不是必需或期望的許多實施方式中，僅實施這些隧穿電容器8p、8n中的一個。

在操作中，通過相對于端子TP處的電壓和存儲電容器6的相對極板處的接地參考電壓施加適當(dāng)?shù)呢?fù)電壓的脈沖到端子TN，利用隧穿通過遂穿電容器8n的電子執(zhí)行對模擬浮柵電極2的編程。對于完全編程的電平，這種“編程”脈沖的示例是相對于端子TP和地在端子TN處大約-11伏的電壓，大約20毫秒。電容器8n、8p、6的分壓器將導(dǎo)致該電壓的大部分出現(xiàn)在隧穿電容器8n兩端，使得電子能夠隧穿通過其電容器電介質(zhì)到達(dá)模擬浮柵電極2?？紤]到在模擬浮柵電極2和任何其它電路元件之間不存在直接(例如，DC)連接，這些電子然后將在模擬浮柵電極2處被捕獲。相反，通過相對于端子TN和存儲電容器6的相對極板處的接地參考電壓在端子TP處施加適當(dāng)?shù)恼妷?，可以從模擬浮柵電極2移除電子。電容器8n、8p、6的分壓器將導(dǎo)致該電壓的大部分出現(xiàn)在隧穿電容器8p兩端，使得在模擬浮柵電極2上捕獲的電子隧穿通過其電容器電介質(zhì)到達(dá)端子TP。為了移除完全編程的電平，這樣的“擦除”脈沖的示例是相對于端子TN和地在端子TP處大約+11伏的電壓，持續(xù)時間大約為20毫秒?？梢哉{(diào)整編程和擦除脈沖的持續(xù)時間以精確地設(shè)置模擬浮柵電極2處的電荷狀態(tài)。在編程之后，模擬浮柵電極2上捕獲的電荷將在存儲電容器6的兩端建立電壓，且因此將建立MOS晶體管4的控制其導(dǎo)通的柵電壓。因此隧穿電容器8n、8p使得能夠精確地設(shè)置模擬浮柵電極2處的電荷，并且因此精確地調(diào)整包括MOS晶體管4的電路的模擬狀態(tài)。

圖1的模擬浮柵電路在各種電路環(huán)境中是有用的，包括電壓和電流參考電路、可編程門陣列結(jié)構(gòu)、數(shù)字電路中的模擬電路和參考電路的修整能力、電平移位電路和多位EEPROM存儲器單元(例如，其中每個浮柵存儲器單元能夠存儲中間電平)。替代實施例是可能的。

圖2a以平面圖示出例如圖1中電氣地示出并且實施例可以與其結(jié)合使用的模擬浮柵結(jié)構(gòu)。圖2b以橫截面示出電容器6的構(gòu)造。圖2a和2b所示的元件的尺寸相對于彼此不一定按比例。例如，相對于相同元件的長度，圖2a所示的元件的寬度實際上可以比所示的窄得多。類似地，圖2b的橫截面視圖中的元件的相對厚度可以不對應(yīng)于實際器件的厚度。在任何情況下，這些結(jié)構(gòu)可以通過常規(guī)制造技術(shù)制作，包括在延伸到亞微米范圍的那些過程節(jié)點處。圖2a和2b的結(jié)構(gòu)可適用于期望的制造技術(shù)。

如圖2a所示，模擬浮柵電極2由多晶硅(多晶硅)元件16構(gòu)成，該多晶硅元件16在形成多個器件或部件的過程中在半導(dǎo)體晶片的表面上(或在絕緣體硅片的背景中，在半導(dǎo)體表面層上，)延伸。多晶硅元件16通常被摻雜到期望的導(dǎo)電類型和濃度，以導(dǎo)電到期望的程度，例如對于其中MOS晶體管4是n溝道的該示例，通過n型摻雜。多晶硅元件16在其端部具有用作存儲電容器6的下極板的加寬部分，并且另外地較窄，例如處于制造技術(shù)的最小特征尺寸。如圖2b中所示的存儲電容器6，多晶硅元件16的下極板部分覆蓋溝槽隔離電介質(zhì)結(jié)構(gòu)13。柵極電介質(zhì)17(例如，由沉積或熱二氧化硅形成)設(shè)置在隔離電介質(zhì)結(jié)構(gòu)13的表面和多晶硅元件16之間，并且還將在多晶硅元件16下方多晶硅元件16覆蓋有源區(qū)(例如，在晶體管4和隧穿電容器8p，8n處)的那些位置處。在該示例中，形成有隔離電介質(zhì)結(jié)構(gòu)13的表面是p型硅襯底10的頂表面。存儲電容器6的上極板12由諸如氮化鉭的金屬形成，并且在該位置處覆蓋多晶硅元件16的加寬部分。在該實施例中，電容器電介質(zhì)18由一個或多個電介質(zhì)層構(gòu)成，例如氮化硅、二氧化硅或這些或其它電介質(zhì)材料的組合。

再次參考圖2a，晶體管4和隧穿電容器8p、8n沿著多晶硅元件16的限定模擬浮柵電極2覆蓋有源區(qū)(例如，不在隔離電介質(zhì)結(jié)構(gòu)13下面的半導(dǎo)體部分)的部分構(gòu)造。MOS晶體管4被限定在多晶硅元件16覆蓋p型襯底10的有源區(qū)的地方，通過柵極電介質(zhì)17與其分離。以常規(guī)自對準(zhǔn)方式在多晶硅元件16的相對側(cè)上的p型有源區(qū)中形成重?fù)诫s的n型源極/漏極區(qū)15_n。來自上覆的金屬導(dǎo)體，并且如圖1的電路中那樣對應(yīng)于端子D、S的頂側(cè)觸點，通過層間電介質(zhì)層到達(dá)源極/漏極區(qū)15_n。

隧穿電容器8n基本上類似于n溝道MOS晶體管4構(gòu)造，其中多晶硅元件16覆蓋p型有源區(qū)的實例(由柵極電介質(zhì)17分開)。重?fù)诫s的n型源極/漏極區(qū)15_n被形成在類似于用于晶體管4的所述位置處。因為到源極/漏極區(qū)15_n的頂側(cè)觸點都連接到端子TN，所以隧穿電容器8n作為電容器而不是晶體管操作。隧穿電容器8p基本上類似于隧穿電容器8n構(gòu)造，但是在多晶硅元件16覆蓋n型有源區(qū)的位置處，諸如在襯底10中形成的n阱的表面。在多晶硅元件16的任一側(cè)上到p型源極/漏極區(qū)15_p的頂側(cè)觸點連接到端子TP，以便隧穿電容器8p作為電容器操作。

如圖2a所示的示例中，第一方面隧穿電容器8p、8n與存儲電容器6之間的相對面積的差異以及第二方面電容器介電材料和厚度中的任何差異將被反映在這些元件之間的相對電容中。因為存儲電容器6的電容顯著地大于隧穿電容器8n、8p的電容(并且同樣大于晶體管4的寄生柵極到有源電容)，所以可以在合理的偏壓下實現(xiàn)電子的隧穿，以避免損壞或擊穿。預(yù)期電容耦合中的這種差異以提供優(yōu)良的編程和擦除性能。

集成電路中的模擬浮柵電路的電氣和物理構(gòu)造相對于上述的許多變化是可能的。從電氣觀點來看，這樣的變化包括電路，諸如被布置為常規(guī)雙浮柵差分放大器電路的參考電路。其它模擬浮柵電路的示例包括模擬存儲器件和數(shù)字電可編程存儲單元(包括可以被設(shè)置為兩個以上可能狀態(tài)之一，以反映多位數(shù)據(jù)值的單元)。從構(gòu)造的觀點來看，這樣的變化包括浮柵器件的其它布置，包括多晶硅到多晶硅浮柵電容器和多晶硅到有源電容器，并且包括通過除了Fowler-Nordheim隧穿之外的其他機制可編程的浮柵器件。這樣的替代結(jié)構(gòu)的示例通常在此處一起指定的專利申請公開No.US2013/0221418和專利No.US8,779,550中以及在Ahuja等人的“A Very High Precision 500-nA CMOS Floating-Gate Analog Voltage Reference”，J.Solid-State Circ.，Vol.40，No.12(IEEE，December 2005)，pp.2364-72，中描述，所有這些參考文獻(xiàn)通過引用并入本文。

數(shù)據(jù)保持是浮柵器件中的一個顯著弱點，特別是在模擬和其他精密應(yīng)用中，其中在浮柵器件處的捕獲電荷的降低在包括這種器件的電路的輸出處反應(yīng)出來，有時達(dá)到在集成電路的操作壽命內(nèi)發(fā)生在浮柵器件處的電荷損失可檢測的程度。該電荷損失的機制是溫度加速的，且因此可以通過將集成電路暴露于高溫來加速。因此，對于包括模擬浮柵器件的集成電路的常見加速壽命測試是在至少125℃的溫度下無偏烘烤達(dá)大約1000小時。

例如，圖3a示出模擬浮柵電路的樣本中的數(shù)據(jù)保持損失的示例。具體地，該樣本中的電路是電壓參考電路，其已經(jīng)通過對浮柵電容器進(jìn)行電編程而被修整以提供期望的輸出電壓Vout。圖3a中分析的樣本包括晶片形式的來自三個不同晶片批次上的多個晶片的超過150個單獨電路。在圖3a中，分布的標(biāo)記“初始”示出在對參考電路的浮柵器件進(jìn)行初始修整以提供3.00伏特的標(biāo)稱輸出電壓Vout之后參考電路的輸出電壓。水平線表示兩個晶片批次的輸出電壓分布的標(biāo)準(zhǔn)偏差。在該初始修整之后，樣本呈現(xiàn)基本上為3.00伏特的平均輸出電壓Vout，其中標(biāo)準(zhǔn)偏差約為10mV。

圖3a還示出在250℃下進(jìn)行24小時烘焙之后的該集成電路的相同樣本的輸出電壓，其分布標(biāo)記為“烘烤后”。從這些結(jié)果顯而易見，該烘烤引起顯著和可檢測的保持損失，將平均輸出電壓Vout移位到約2.90伏特，其中如約50mV的標(biāo)準(zhǔn)偏差明顯的，樣本中有寬的變化。該實驗指示，電荷損失在晶片批次內(nèi)以及在晶片批次之間變化。來自這種高溫烘烤的保持損失預(yù)示這些電路總體上會在系統(tǒng)壽命期間發(fā)生輸出電壓Vout的漂移。這種數(shù)據(jù)保持損失使得模擬浮柵電路和器件不適合于許多精密應(yīng)用。

根據(jù)示例實施例，在數(shù)據(jù)保持烘烤(如圖3a中所示)或在系統(tǒng)使用中從浮柵器件損失的捕獲電荷的性質(zhì)不同于被編程到浮柵器件中的且在浮柵器件處捕獲的電荷。這些類型的捕獲電荷的性質(zhì)的差異對于在制造工藝流程中調(diào)節(jié)浮柵器件是有用的，使得它們在工作壽命期間的數(shù)據(jù)保持性能得到顯著改進(jìn)。

基于實驗，認(rèn)為從已編程的浮柵器件隨時間和溫度損失的電荷是器件中最弱結(jié)合的電荷，即捕獲電荷處于較低能級。浮柵器件中的這些類型的捕獲電荷被認(rèn)為包括由于處理(例如，在沉積和蝕刻工藝期間的等離子體充電)而圍繞浮柵器件的電介質(zhì)材料中的電荷，以及還有在電容器(或晶體管柵極)電介質(zhì)中在由編程的電應(yīng)力和在電介質(zhì)材料兩側(cè)上施加電場的其它操作(例如，類似于應(yīng)力誘導(dǎo)的泄漏)引起的缺陷處捕獲的電荷。更具體地，由處理產(chǎn)生的捕獲電荷總計等于制造時已經(jīng)存在于器件上的電荷，并且不取決于編程操作。相比之下，電應(yīng)力誘導(dǎo)的捕獲電荷主要由將浮柵從其原始的制造時的狀態(tài)編程到標(biāo)稱修整電平所包含的高電場和顯著的編程電流產(chǎn)生。在這些情況的每一種情況下，在數(shù)據(jù)保持烘烤中損失的捕獲電荷被預(yù)期為通過Frankel-Poole傳導(dǎo)和其他機制在其系統(tǒng)使用的正常操作期間隨時間從浮柵器件損失的相同電荷。

相反地，在浮柵元件本身(例如，圖2a和圖2b中的電容器6的多晶硅元件16)上捕獲的編程電荷被認(rèn)為是處于比處理電荷和在電介質(zhì)膜的應(yīng)力誘導(dǎo)缺陷處的電荷高的能級。這些能級通常表示為活化能。在這點上，認(rèn)為在浮柵元件上捕獲的編程電荷具有至少1.0eV的活化能。相反，認(rèn)為顯著量的大部分氧化物電荷(其是來自制造工藝的捕獲電荷)和電應(yīng)力誘導(dǎo)電荷具有低于1.0eV的活化能。例如，硅/電介質(zhì)界面陷阱的活化能范圍從中間隙(0.0eV)到價帶和導(dǎo)帶的邊緣(約0.6eV)。就這種和其它無意(例如，不在浮柵電極上)捕獲電荷處于高于1.0eV的活化能而言，這種高能級電荷被預(yù)期不影響器件在正常操作壽命內(nèi)的數(shù)據(jù)保持性能。

結(jié)合示例實施例，已經(jīng)發(fā)現(xiàn)這些活化能差異有利于在制造測試期間調(diào)節(jié)浮柵器件。通常，示例實施例通過基本上移除低活化能捕獲電荷(其可影響長期數(shù)據(jù)保持)并用高活化能捕獲電荷(其在系統(tǒng)壽命期間更加穩(wěn)定)代替該電荷來實行這種調(diào)節(jié)。結(jié)果，可以調(diào)節(jié)諸如在模擬電路(例如，電壓或電流參考電路)中的修整浮柵器件以確保該修整電平的長期穩(wěn)定性和可靠性。

參考圖4，描述了用于制造包括模擬或其它電路的集成電路的方法的示例實施例，該模擬或其它電路包括被編程到相對精確修整電平的浮柵器件。

如圖4所示，該方法從工藝20開始，其中制造包括可編程浮柵器件的集成電路，特別是被編程到諸如在模擬和其他精密電路中使用的特定電平的浮柵器件。制造工藝20可以以用于制作集成電路的特定技術(shù)的常規(guī)方式來實行。在上述并入的專利申請公開號US 2013/0221418、專利號US 8,779,550和上述引用的Ahuja等人的文章中描述了適合用作根據(jù)示例性實施例的工藝20的合適的工藝流程的示例。由工藝20產(chǎn)生的可編程浮柵器件可以是電容器的形式，例如圖2a和圖2b的電容器6，其中一個極板被電隔離(例如“浮動”)，或者可以是晶體管的形式，其中柵電極被電隔離或浮動。對于浮柵電容器的情況，可以使用各種類型的電容器構(gòu)造，包括諸如圖2a和圖2b中所示的金屬到多晶硅電容器、聚乙烯到聚乙烯電容器和聚乙烯到有源電容器。浮柵晶體管可以被構(gòu)造為具有電浮動的單個柵電極，或者在包括多個柵電極的晶體管中，包括浮柵電極和一個或多個控制電極。此外，包括浮柵器件的各種電路可以廣泛變化，包括模擬或數(shù)字存儲器功能，電壓參考和諸如低壓降調(diào)節(jié)器(LDO)的調(diào)節(jié)器電路。因此，在由工藝20制造的集成電路中制作的浮柵器件和電路的類型可以在構(gòu)造上變化。

在工藝22中，對在工藝20中制造的集成電路中的浮柵器件進(jìn)行初始修整。該修整通常作為包括浮柵器件的集成電路的更廣泛的電氣測試的一部分來執(zhí)行，其中這種電氣測試包括適于特定集成電路的那些功能和參數(shù)測試。通常，示例實施例中的電氣測試和修整工藝22將用制造的晶片形式的集成電路來進(jìn)行，例如通過在常規(guī)的“多探針”測試站使用自動測試設(shè)備進(jìn)行。在晶片形式的情況下對集成電路的這種測試和修整可以允許探針直接接入用于浮柵器件的編程電路或者接入包括浮柵器件的電路的輸出或兩者。替代地，在對工藝20中制造的集成電路進(jìn)行切割和封裝之后，可以執(zhí)行電氣測試和修整工藝22，特別是如果包括浮柵器件的電路可以從外部引腳直接或間接地接入時。

作為電氣測試和修整工藝22的一部分，根據(jù)本實施例調(diào)節(jié)的浮柵器件被編程到期望的模擬電平。浮柵器件的該編程或包括該器件的電路的“修整”是通過將編程電壓施加到浮柵器件的端子以實現(xiàn)到浮柵或極板元件或來自浮柵或極板元件的期望的電荷轉(zhuǎn)移來執(zhí)行。可以通過將編程偏壓施加為一系列脈沖來執(zhí)行該修整，其中周期性地感測電路的輸出以控制編程以在期望的電路輸出電平處停止。替代地，修整操作可以在與電氣測試分開的電氣操作中執(zhí)行，其中測試操作和修整操作在不同的時間或使用彼此不同的設(shè)備來執(zhí)行。

在工藝22中對浮柵器件進(jìn)行所述修整中涉及的編程操作以通過諸如Fowler-Nordheim隧穿的機制的操作在浮動電極上形成凈電荷。一般來說，編程涉及電子通過與浮柵電極相鄰的電介質(zhì)膜的移動，使得依賴于施加的編程偏壓和操作機制的電子或空穴在移除編程偏壓之后保持被捕獲在浮柵電極上。在電氣測試和修整工藝22中執(zhí)行的初始編程中，該修整將每個浮柵電極從其原始的制造時的狀態(tài)帶到如在包括浮柵電極的電路的輸出處所反映的期望的編程電平。在圖3a中，通過初始編程器件樣本(“初始”)的3.00伏特的輸出電壓Vout示出了該編程狀態(tài)的示例。

根據(jù)示例實施例，在電氣測試和修整工藝22之后，修整的集成電路在工藝24中經(jīng)受調(diào)節(jié)烘烤?？梢砸耘c在電氣測試和修整工藝22中相同的形式(例如以晶片形式)在集成電路上執(zhí)行調(diào)節(jié)烘烤工藝24，或者替代地可以在包括封裝的其它處理之后執(zhí)行調(diào)節(jié)烘烤工藝24。如下面進(jìn)一步詳細(xì)描述的，調(diào)節(jié)烘烤工藝24旨在引起從工藝22中編程的浮柵器件損失一些電荷，具體地是在器件中相對較弱地保留并且在集成電路的系統(tǒng)壽命期間易于損失的電荷。

在這點上，根據(jù)圖4所示的實施例，在工藝25中確定調(diào)節(jié)烘烤工藝24的特定條件。根據(jù)示例實施例，已經(jīng)發(fā)現(xiàn)在浮柵器件的操作壽命內(nèi)最易損失的電荷類型是被溫度活化機制保留的并且具有相對低的活化能的那些電荷類型。根據(jù)一些實施例，在工藝25中選擇調(diào)節(jié)烘烤工藝24的條件以移除處于特定活化能和更低活化能的期望份額的電荷。因此，確定工藝25的輸入包括估計將要移除的電荷的活化能E_a和從浮柵器件移除的電荷的期望的份額。

根據(jù)一種方法，基于電荷損失的溫度加速的知識來執(zhí)行工藝25。圖5示出對于范圍從0.5eV到0.9eV的各種活化能的電荷類型，對應(yīng)于從浮柵器件移除至少90％的電荷的時間對溫度圖示。結(jié)合本實施例，認(rèn)為具有大于1.0eV的活化能的捕獲電荷處于足夠高的能級，以致在預(yù)期溫度和操作條件下不太可能在集成電路的操作壽命內(nèi)損失。因此，本實施例中的調(diào)節(jié)烘烤工藝24針對如圖5所示的低于1.0eV的活化能的電荷。

圖5的圖示是基于公知的Arrhenius方程：

其中n(t)是在時間t的電荷(電子電荷)的數(shù)目，E_a是活化能(eV)，v是碰撞頻率(sec^-1)，T是溫度(deg K)，并且k是玻爾茲曼常數(shù)。對于圖5的圖示，根據(jù)對應(yīng)于150℃下的1.0eV的活化能E_a的數(shù)據(jù)估計碰撞頻率v為1.2E+03sec^-1。因此，針對在n(t)＝0.90n(0)時時間t的值，在從150℃至250℃的范圍內(nèi)以25度步長的烘烤溫度，并且針對每個活化能E_a＝[0.5eV，0.6eV，0.7eV，0.8eV，0.9eV]，通過求解Arrhenius方程來計算圖5的圖示。

根據(jù)該實施例，通過選擇通過Arrhenius方程或通過另一方法預(yù)測的烘烤時間和烘烤溫度的組合來確定工藝25，以從諸如在工藝20中制造的集成電路中的浮柵器件的浮柵器件移除處于選擇的活化能或更低的活化能的捕獲電荷的選擇份額。要移除的電荷的選擇的活化能可以通過實驗來估計，或者可以基于先前的分析。參考圖5，預(yù)測在約175℃下約100小時的烘烤將移除處于0.7eV的活化能E_a和更低的活化能的至少約90％的捕獲電荷。類似地，預(yù)測在約250℃的溫度下約24小時的烘烤將移除處于0.8eV的活化能E_a和更低的活化能的至少約90％的捕獲電荷。在任何情況下，調(diào)節(jié)烘烤工藝24通常將具有至少約4小時的持續(xù)時間，并且通常將處于至少125℃的溫度。

可以替代地使用用于確定調(diào)節(jié)烘烤工藝24的條件的其他方法。所述其他方法將考慮各種因素，例如捕獲電荷的性質(zhì)和移除的電荷量。此外，無論是遵循Arrhenius方程還是其他方法，在選擇調(diào)節(jié)烘烤工藝24的特定條件時，其他因素也可以進(jìn)入工藝25的確定過程。例如，烘烤可能需要在烘烤設(shè)備的最高溫度或最高溫度以下執(zhí)行，或者在集成電路可以容忍的最高溫度下執(zhí)行。此外，調(diào)節(jié)烘烤所涉及的時間必然受期望的制造周期時間的限制。例如，超過24小時的烘烤通常是不期望的。

在工藝25中確定的條件下，在調(diào)節(jié)烘烤工藝24之后，然后如圖5所示地對經(jīng)調(diào)節(jié)的集成電路執(zhí)行重新修整工藝26。根據(jù)示例實施例，重新修整工藝26再次修整浮柵器件以代替在調(diào)節(jié)烘烤24中損失的電荷。如在工藝22中，通過編程同時監(jiān)視來自包括被編程的浮柵器件的電路的輸出電壓來執(zhí)行工藝26的重新修整，以確保重新修整達(dá)到但不顯著超過期望電平。在重新修整工藝26中編程的(例如，跨過電介質(zhì)膜在浮柵電極處捕獲的)電荷量通常將遠(yuǎn)小于工藝22的初始修整中編程的電荷量。這可以通過類推從圖3a中看出，其中在250℃下24小時烘烤之后的“烘烤后”列中所示的電荷損失相當(dāng)于輸出電壓Vout在約50mV的標(biāo)準(zhǔn)偏差下移動平均100mV。受工藝22的原始修整影響的輸出電壓的變化通常大得多，對于圖3a的示例，為伏特數(shù)量級。

重新修整工藝26對浮柵器件編程的電平不需要必須與在工藝22中初始編程的電平匹配。給定由調(diào)節(jié)烘烤工藝24引起的器件群體之間的電荷損失的可變性，重新修整電平應(yīng)當(dāng)至少如在初始編程工藝22中一樣大量地編程(因此，無論是指捕獲的電子還是空穴，在重新修整之后浮柵電極處的電荷量等于或大于初始編程之后的電荷量)。如果期望的重新修整電平小于原始編程電平，則表現(xiàn)出很少或沒有數(shù)據(jù)保持損失的一些器件可以在調(diào)節(jié)烘烤24之后具有大于重新修整工藝26的最終期望電平的編程電平。

此外，根據(jù)一些實施例，期望重新修整工藝26對浮柵器件編程的電平與工藝22對這些器件進(jìn)行修整的初始編程是相同的。認(rèn)為易受數(shù)據(jù)保持損失的電荷類型之一是被捕獲在浮柵器件的電介質(zhì)中的電應(yīng)力誘導(dǎo)位點中的那種電荷。進(jìn)一步認(rèn)為，被捕獲在那些電應(yīng)力誘導(dǎo)位點中的電荷與在修整操作中通過電介質(zhì)的編程電荷的量相關(guān)，因此其與編程電荷的量值一起增加。假設(shè)應(yīng)力誘導(dǎo)的捕獲電荷通過調(diào)節(jié)烘烤24基本上被移除(例如，如果該電荷類型具有相對低的活化能)，則最小化重新修整步驟26中的編程的程度將導(dǎo)致在這些應(yīng)力誘導(dǎo)陷阱位點處捕獲電荷更少。這種最小化將通過重新修整工藝26將浮柵器件編程到不大于與在工藝22的修整中最初編程的電平大致相同的電平來實現(xiàn)。

類似于工藝22、24，可以仍然以晶片形式的集成電路(對于其中在晶片級執(zhí)行工藝22、24的那些實施方式)，或替代地在那些集成電路的封裝或其他處理之后，執(zhí)行重新修整工藝26。然而，如果在封裝之后執(zhí)行重新修整工藝26，則必須提供用于直接或間接接入包括浮柵器件的電路的一些準(zhǔn)備，以便確保將那些器件的重新修整被執(zhí)行到期望的編程電平。

結(jié)合示例實施例從實驗中已經(jīng)觀察到，根據(jù)那些實施例的上述工藝顯著地改善了浮柵器件的數(shù)據(jù)保持性能。圖3b示出如圖3a所示的相同樣本的重新修整后性能，其中輸出電壓Vout由于250℃下的24小時烘烤而平均降低約100mV。如圖3b中由指示“重新修整”的列所示，重新修整工藝26將標(biāo)稱輸出電壓Vout恢復(fù)至3.00伏特到樣本。但是在該重新修整之后，該樣本的數(shù)據(jù)保持性能從初始編程之后顯著改善，其中輸出電壓Vout在125℃下烘烤24小時后基本上保持不變，且然后在125℃下烘烤100小時后再次保持。隨后的數(shù)據(jù)指示，對于該樣品，該優(yōu)異的數(shù)據(jù)保持在125℃的烘烤下持續(xù)到800小時，在延長烘烤之后顯示小于0.5％的損失。此外，在該延長烘烤期間的最小數(shù)據(jù)保持損失也在樣本間顯示出很小的變化，包括在同一批次內(nèi)的晶片到晶片和在晶片批次之間。因此，可以認(rèn)為通過示例實施例調(diào)節(jié)的浮柵器件的優(yōu)異的數(shù)據(jù)保持將在系統(tǒng)使用中在包括這些器件的集成電路的預(yù)期壽命內(nèi)展現(xiàn)。

因此，根據(jù)示例性實施例，并且已經(jīng)通過實驗證明，認(rèn)為通過調(diào)節(jié)烘烤工藝24從浮柵器件損失的電荷是相對低的活化能的電荷，且因此是通過溫度活化最容易移除的電荷，而在重新修整工藝26中重新編程的電荷是相對高活化能的電荷(例如，在浮柵電極上捕獲的電荷)，且因此更難以通過溫度活化移除。因為溫度活化機制傾向于對浮柵器件中的數(shù)據(jù)保持損失占支配地位，所以示例實施例可以在集成電路的數(shù)據(jù)保持性能方面提供顯著改善。

此外，示例性實施例可以在沒有過度的成本或復(fù)雜性的情況下有效地實施到整個制造和測試流程中。因為工藝流程僅添加了用于調(diào)節(jié)烘烤的烤箱和用于重新修整的附加電氣測試操作，所以最小化設(shè)備成本。避免了制作測試流程的復(fù)雜和昂貴的附加操作，例如涉及對于浮柵器件具體的電介質(zhì)膜的沉積和移除。

在權(quán)利要求的保護(hù)范圍內(nèi)，在所描述的實施例中修改是可能的，并且其他實施例也是可能的。