本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，更具體地說，本發(fā)明涉及一種提高SOI(Silicon-On-Insulator，絕緣襯底上的硅或絕緣體上硅)NMOS器件靜電釋放(Electro Static Discharge，ESD)保護(hù)能力的方法以及SOI NMOS器件。

背景技術(shù)：

隨著半導(dǎo)體器件技術(shù)不斷進(jìn)入亞微米、深亞微米，靜電釋放(ESD)保護(hù)器件可靠性變得越來越重要。為了克服輕摻雜漏區(qū)(Lightly Doped Drain，LDD)結(jié)構(gòu)帶來的靜電釋放保護(hù)能力下降的問題，靜電釋放離子注入(ESD implant)技術(shù)被用來提高器件的靜電釋放保護(hù)能力，其方法如圖1所示，是在漏極下方進(jìn)行靜電釋放注入，降低漏極擊穿電壓，可以提高GGNMOS(grounded-gate NMOS，柵極接地的NMOS)靜電保護(hù)能力。

體硅器件及其ESD注入的詳細(xì)請參見圖1所示。體硅器件包括有一襯底1，在該襯底1上設(shè)置有柵極2、漏極3和源極4，然后在漏極2處進(jìn)行大面積的靜電釋放離子5注入在體硅NMOS器件中，采用ESD注入可以獲得很好的效果，其方法是在漏極接觸孔下進(jìn)行ESD注入，降低漏端擊穿電壓，同時配合硅化物擋板工藝，可以獲得很好的效果。

另一方面，SOI器件的全介質(zhì)隔離以及比較薄的電流釋放通道，SOI電路的ESD防護(hù)問題非常重要。但是由于SOI NMOS器件漏端完全注入N+，不存在在漏端下方進(jìn)行ESD注入的空間，因此，ESD注入漏區(qū)這種注入方法將不再適用。必須采用其他新技術(shù)來提高SOI NMOS器件的ESD保護(hù)能力。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題是針對現(xiàn)有技術(shù)中存在上述缺陷，提供一種能夠通過體區(qū)局部大傾角硼注入來提高SOI NMOS器件ESD保護(hù)能力的新器件結(jié)構(gòu)和制作方法。

為了實(shí)現(xiàn)上述技術(shù)目的，根據(jù)本發(fā)明，提供了一種提高SOI NMOS器件ESD保護(hù)能力的方法，包括：

第一步驟：在SOI的硅頂層中進(jìn)行阱區(qū)離子注入以及溝道離子注入以形成器件區(qū)域；

第二步驟：在器件區(qū)域頂部形成柵極氧化層；

第三步驟：在柵極氧化層上通過淀積和刻蝕形成包含柵極側(cè)墻的柵極結(jié)構(gòu)；

第四步驟：在暴露的硅頂層表面和器件區(qū)域表面布置光刻膠層，并且部分地去除器件區(qū)域表面上的光刻膠層，從而部分地暴露器件區(qū)域表面；

第五步驟：利用光刻膠層執(zhí)行局部傾斜注入，在器件區(qū)域內(nèi)形成局部ESD離子注入?yún)^(qū)域；

第六步驟：在柵極結(jié)構(gòu)兩側(cè)分別形成器件區(qū)域內(nèi)的漏極和源極。

優(yōu)選地，局部傾斜注入的注入角度為15度-30度。

優(yōu)選地，局部傾斜注入的注入角度為15度、20度、25度、30度中的一個。

優(yōu)選地，局部傾斜注入的注入離子是硼離子。

優(yōu)選地，局部ESD離子注入?yún)^(qū)域處于漏極區(qū)域70邊緣。

優(yōu)選地，所述提高SOI NMOS器件ESD保護(hù)能力的方法用于SOI-GGNMOS、低壓SOI_CMOS和SOI_LDMOS之一。

為了實(shí)現(xiàn)上述技術(shù)目的，根據(jù)本發(fā)明，還提供了SOI NMOS器件，其特征在于包括：在SOI的硅頂層中通過阱區(qū)離子注入以及溝道離子注入形成的器件區(qū)域、在器件區(qū)域頂部形成的柵極氧化層、在柵極氧化層上通過淀積和刻蝕形成的包含柵極側(cè)墻的柵極結(jié)構(gòu)、在器件區(qū)域內(nèi)形成的局部ESD離子注入?yún)^(qū)域、以及在柵極結(jié)構(gòu)兩側(cè)分別形成的器件區(qū)域內(nèi)的漏極和源極。

優(yōu)選地，局部ESD離子注入?yún)^(qū)域處于漏極區(qū)域邊緣。

本發(fā)明將ESD注入從器件的漏區(qū)移到體區(qū)，采用大傾角局部硼注入(傾斜15-30度角)的方法，通過優(yōu)化傾斜角度和注入能量，在體區(qū)的局部形成硼摻雜區(qū)，一方面可以很好地降低諸如GGNMOS器件之類的MOS器件的擊穿電壓，另一方面電流能很好地導(dǎo)入到體區(qū)，從而改善器件及整個電路的抗ESD能力。

附圖說明

結(jié)合附圖，并通過參考下面的詳細(xì)描述，將會更容易地對本發(fā)明有更完整的理解并且更容易地理解其伴隨的優(yōu)點(diǎn)和特征，其中：

圖1示意性地示出了體硅器件及其ESD注入。

圖2示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的提高SOI NMOS器件ESD保護(hù)能力的方法的第一步驟。

圖3示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的提高SOI NMOS器件ESD保護(hù)能力的方法的第二步驟。

圖4示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的提高SOI NMOS器件ESD保護(hù)能力的方法的第三步驟。

圖5示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的提高SOI NMOS器件ESD保護(hù)能力的方法的第四步驟。

圖6示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的提高SOI NMOS器件ESD保護(hù)能力的方法的第五步驟。

圖7示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的提高SOI NMOS器件ESD保護(hù)能力的方法的第六步驟。

需要說明的是，附圖用于說明本發(fā)明，而非限制本發(fā)明。注意，表示結(jié)構(gòu)的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標(biāo)有相同或者類似的標(biāo)號。

具體實(shí)施方式

為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實(shí)施例和附圖對本發(fā)明的內(nèi)容進(jìn)行詳細(xì)描述。

圖2至圖7示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的提高SOI NMOS器件ESD保護(hù)能力的方法的各個步驟。

如圖2至圖7所示，根據(jù)本發(fā)明優(yōu)選實(shí)施例的提高SOI NMOS器件ESD保護(hù)能力的方法包括：

第一步驟：在SOI的硅頂層10中進(jìn)行阱區(qū)離子注入以及溝道離子注入(如圖2的箭頭所示)以形成器件區(qū)域20；

第二步驟：在器件區(qū)域20頂部形成柵極氧化層30；

第三步驟：在柵極氧化層30上通過淀積和刻蝕形成包含柵極側(cè)墻的柵極結(jié)構(gòu)40；

第四步驟：在暴露的硅頂層10表面和器件區(qū)域20表面布置光刻膠層50，并且部分地去除器件區(qū)域20表面上的光刻膠層50，從而部分地暴露器件區(qū)域20表面；

第五步驟：利用光刻膠層50執(zhí)行局部傾斜注入，在器件區(qū)域內(nèi)形成局部ESD離子注入?yún)^(qū)域60；

優(yōu)選地，局部傾斜注入的注入角度為15度-30度，例如局部傾斜注入的注入角度為15度、20度、25度、30度中的一個。優(yōu)選地，局部傾斜注入的注入離子是硼離子。

第六步驟：通過離子注入在柵極結(jié)構(gòu)40兩側(cè)分別形成器件區(qū)域內(nèi)的漏極80和源極90。如圖7所示，優(yōu)選地，局部ESD離子注入?yún)^(qū)域60處于漏極區(qū)域70邊緣。所述漏極的邊緣局部區(qū)域減少所述靜電釋放器件的觸發(fā)電壓。在靜電釋放離子注入后，體區(qū)中靠近漏極邊緣局的部區(qū)域引導(dǎo)ESD觸發(fā)電流流經(jīng)體區(qū)更大的深度范圍，更好的靜電釋放電流。

根據(jù)本發(fā)明優(yōu)選實(shí)施例的提高SOI NMOS器件ESD保護(hù)能力的方法不僅可以用于SOI-GGNMOS，而且還可以用于低壓SOI_CMOS技術(shù)，也適用也高壓SOI_LDMOS技術(shù)，如SOI_GGLDNMOS。

現(xiàn)在參考圖7描述本發(fā)明制成的SOI NMOS器件。

如圖7所示，根據(jù)本發(fā)明優(yōu)選實(shí)施例的SOI NMOS器件包括：在SOI的硅頂層10中通過阱區(qū)離子注入以及溝道離子注入形成的器件區(qū)域20、在器件區(qū)域20頂部形成的柵極氧化層30、在柵極氧化層30上通過淀積和刻蝕形成的包含柵極側(cè)墻的柵極結(jié)構(gòu)40、在器件區(qū)域內(nèi)形成的局部ESD離子注入?yún)^(qū)域60、以及在柵極結(jié)構(gòu)40兩側(cè)分別形成的器件區(qū)域內(nèi)的漏極80和源極90。

如圖7所示，優(yōu)選地，局部ESD離子注入?yún)^(qū)域60處于漏極區(qū)域70邊緣。

本發(fā)明將ESD注入從器件的漏區(qū)移到體區(qū)，采用大傾角局部硼注入(傾斜15-30度角)的方法，通過優(yōu)化傾斜角度和注入能量，在體區(qū)的局部形成硼摻雜區(qū)，一方面可以很好地降低諸如GGNMOS器件之類的MOS器件的擊穿電壓，另一方面電流能很好地導(dǎo)入到體區(qū)，從而改善器件及整個電路的抗ESD能力。

而且，本發(fā)明采用在器件體區(qū)靠近漏區(qū)的區(qū)域進(jìn)行ESD注入，引導(dǎo)器件在導(dǎo)通ESD電流時流經(jīng)體區(qū)，增大了電流路徑深度范圍，從而提高器件的ESD保護(hù)能力。本發(fā)明的器件結(jié)構(gòu)適當(dāng)改變SOI NMOS的擊穿電壓，并促進(jìn)ESD NMOS器件的各指狀結(jié)構(gòu)的均勻開啟。

此外，需要說明的是，除非特別說明或者指出，否則說明書中的術(shù)語“第一”、“第二”、“第三”等描述僅僅用于區(qū)分說明書中的各個組件、元素、步驟等，而不是用于表示各個組件、元素、步驟之間的邏輯關(guān)系或者順序關(guān)系等。

可以理解的是，雖然本發(fā)明已以較佳實(shí)施例披露如上，然而上述實(shí)施例并非用以限定本發(fā)明。對于任何熟悉本領(lǐng)域的技術(shù)人員而言，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。