本發(fā)明涉及一種半導體技術(shù)，特別是涉及具有納米線的半導體裝置結(jié)構(gòu)及其形成方法。

背景技術(shù)：

半導體集成電路(integrated circuit，IC)產(chǎn)業(yè)已歷經(jīng)了快速的成長。集成電路材料及設(shè)計的技術(shù)的進步造成集成電路世代的產(chǎn)生，每一世代的電路比前一世代更小且更復雜。

在集成電路的發(fā)展過程中，通常增加了功能密度(即，每單位晶片面積所內(nèi)連接的裝置的數(shù)量)，卻降低了幾何尺寸(即，工藝中所能制造出的最小元件)。尺寸縮小所帶來的好處通常包括提高生產(chǎn)效率及降低相關(guān)成本。

這樣的尺寸縮小也增加了加工及制造集成電路的復雜性，且為了這些進步得以實現(xiàn)，集成電路加工及制造需要類似的發(fā)展。舉例來說，已發(fā)展出三維(three dimensional)晶體管，例如具有納米線(nanowire)的半導體裝置，來取代平面晶體管，以期望在此領(lǐng)域有所進一步發(fā)展。

技術(shù)實現(xiàn)要素：

本公開的一些實施例提供半導體裝置結(jié)構(gòu)。半導體裝置結(jié)構(gòu)包括第一半導體層及第二半導體層，縱向地堆疊于半導體基底上。第一半導體層及第二半導體層包括不同的材料。半導體裝置結(jié)構(gòu)也包括柵極堆疊，覆蓋第一半導體層的第一部分。半導體裝置結(jié)構(gòu)還包括間隔元件，位于柵極堆疊的側(cè)壁上。間隔元件覆蓋第二半導體層以及第一半導體層的第二部分。第二半導體層的厚度不同于第二部分的厚度。

本公開的一些實施例提供半導體裝置結(jié)構(gòu)。半導體裝置結(jié)構(gòu)包括多層第一半導體層，位于半導體基底上。多層第一半導體層以第一間距彼此縱向地間隔。半導體裝置結(jié)構(gòu)也包括第一柵極堆疊，覆蓋第一半導體層。半導體裝置結(jié)構(gòu)還包括多層第二半導體層，位于半導體基底上。多層第二半導體層以不同于第一間距的第二間距彼此縱向地間隔。第一半導體層的材料不同于第二半導體層的材料。再者，半導體裝置結(jié)構(gòu)包括第二柵極堆疊，覆蓋第二半導體層。

本公開的一些實施例提供半導體裝置結(jié)構(gòu)的形成方法。半導體裝置結(jié)構(gòu)的形成方法包括在第一區(qū)域及第二區(qū)域內(nèi)的半導體基底上縱向地堆疊第一半導體層及第二半導體層。第一半導體層及第二半導體層包括不同的材料，且具有不同的厚度。半導體裝置結(jié)構(gòu)的形成方法也包括使用第一蝕刻劑去除第一區(qū)域內(nèi)的第二半導體層。半導體裝置結(jié)構(gòu)的形成方法還包括在第一區(qū)域內(nèi)形成覆蓋第一半導體層的第一柵極堆疊。再者，半導體裝置結(jié)構(gòu)的形成方法包括使用第二蝕刻劑去除第二區(qū)域內(nèi)的第一半導體層。半導體裝置結(jié)構(gòu)的形成方法也包括在第二區(qū)域內(nèi)形成覆蓋第二半導體層的第二柵極堆疊。

附圖說明

圖1A至圖1L為繪示出根據(jù)一些實施例的半導體裝置結(jié)構(gòu)的制造過程的各個階段的立體圖。

圖2A及圖2B為繪示出根據(jù)一些實施例的半導體裝置結(jié)構(gòu)的剖面示意圖。

圖3為繪示出根據(jù)一些實施例的半導體裝置結(jié)構(gòu)的剖面示意圖。

圖4A及圖4B為分別繪示出根據(jù)一些實施例的半導體裝置結(jié)構(gòu)的立體圖及剖面示意圖。

圖5A及圖5B為分別繪示出根據(jù)一些實施例的半導體裝置結(jié)構(gòu)的立體圖及剖面示意圖。

【符號說明】

100 半導體基底

100A 區(qū)域

100B 區(qū)域

110 半導體層

110’ 包覆層

110A 第一部分

110B 第二部分

120 半導體層

120’ 包覆層

120A 第一部分

120B 第二部分

130 凹口

140 鰭狀結(jié)構(gòu)

150 隔離特征

160 虛設(shè)柵極堆疊

170 虛設(shè)介電層

180 虛設(shè)柵極電極

190 硬掩模

200 間隔元件

210 源極或漏極結(jié)構(gòu)

220 介電層

230 凹口

240 金屬柵極堆疊結(jié)構(gòu)

250 凹口

260 金屬柵極堆疊結(jié)構(gòu)

270 柵極介電層

280 金屬柵極電極

290 柵極介電層

300 金屬柵極電極

D₁、D₂ 距離

S₁、S₁’、S₂、S₂’ 間距

T₁、T₂ 厚度

T₁’、T₂’ 總厚度

具體實施方式

以下的公開內(nèi)容提供許多不同的實施例或范例，以實施本發(fā)明的不同特征。而本說明書以下的公開內(nèi)容是敘述各個構(gòu)件及其排列方式的特定范例，以求簡化發(fā)明的說明。當然，這些特定的范例并非用以限定本發(fā)明。例如，若是本說明書以下的公開內(nèi)容敘述了將一第一特征形成于一第二特征之上或上方，即表示其包含了所形成的上述第一特征與上述第二特征是直接接觸的實施例，亦包含了還可將附加的特征形成于上述第一特征與上述第二特征之間，而使上述第一特征與上述第二特征可能未直接接觸的實施例。另外，本發(fā)明的說明中不同范例可能使用重復的參照符號及/或用字。這些重復符號或用字系為了簡化與清晰的目的，并非用以限定各個實施例及/或所述外觀結(jié)構(gòu)之間的關(guān)系。

再者，為了方便描述附圖中一元件或特征部件與另一(復數(shù))元件或(復數(shù))特征部件的關(guān)系，可使用空間相關(guān)用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語等。除了附圖所繪示的方位之外，空間相關(guān)用語涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉(zhuǎn)90度或者位于其他方位)，因此方向性用語僅用以說明圖示中的方向。

本公開的一些實施例描述如下。圖1A至圖1L為繪示出根據(jù)一些實施例的半導體裝置結(jié)構(gòu)的制造過程的各個階段的立體圖?？梢栽趫D1A至圖1L所述的階段之前、期間及/或之后進行額外的步驟。以下描述的某些階段在不同實施例中可替換或省略。圖2A及圖2B為繪示出根據(jù)一些實施例的半導體裝置結(jié)構(gòu)的剖面示意圖。在一些實施例中，圖2A為繪示出沿著圖1I中所示的剖線I-I’的半導體裝置結(jié)構(gòu)的剖面示意圖。在一些實施例中，圖2B為繪示出沿著圖1L中所示的剖線I-I’的半導體裝置結(jié)構(gòu)的剖面示意圖?？梢栽诎雽w裝置結(jié)構(gòu)內(nèi)加入額外的特征部件。以下描述的某些特征部件在不同實施例中可替換或省略。

如圖1A所示，提供半導體基底100。在一些實施例中，半導體基板100為基體(bulk)半導體基板，例如半導體晶片。舉例來說，半導體基板100為硅晶片。半導體基板100可包含硅或其他半導體元素材料，例如鍺。在一些其他實施例中，半導體基板100包含半導體化合物。半導體化合物可包含鍺錫、硅鍺錫、砷化鎵、碳化硅、砷化銦、磷化銦、其他適合的半導體化合物或上述的組合。

在一些實施例中，半導體基底100包含絕緣層上半導體(semiconductor-on-insulator，SOI)基底。絕緣層上半導體基底的制作方法可為晶片接合工藝、硅膜轉(zhuǎn)移(silicon film transfer)工藝、注入氧隔離(separation by implantation of oxygen，SIMOX)工藝、其他適用的方法或上述的組合。

如圖1A所示，根據(jù)一些實施例，多層半導體層110及120交替地沉積于半導體基底100上。因此，半導體層110及120縱向地堆疊且位于不同的層位。

在一些實施例中，每一半導體層110比每一半導體層120厚。在一些其他實施例中，每一半導體層110比每一半導體層120薄。在一些實施例中，每一半導體層110的厚度T₁在大約0.5nm至大約30nm的范圍內(nèi)。在一些其他實施例中，厚度T₁在大約5nm到大約15nm的范圍內(nèi)。在一些實施例中，每一半導體層120的厚度T₂在大約0.5nm至大約30nm的范圍內(nèi)。在一些其他實施例中，厚度T₂在大約5nm到大約15nm的范圍內(nèi)。在一些實施例中，厚度T₁與厚度T₂之間的差異在大約0.5nm至大約30nm的范圍內(nèi)。在一些其他實施例中，厚度T₁與厚度T₂之間的差異在大約1nm到大約10nm的范圍內(nèi)。在一些實施例中，厚度T₁相對于厚度T₂的比例(T₁/T₂)在大約1.05至大約4的范圍內(nèi)。

本公開的實施例并不限定于此。在一些其他實施例中，在半導體基底100上僅縱向地堆疊一層半導體層110及一層半導體層120。在一些實施例中，厚度T₁在大約2nm到大約80nm的范圍內(nèi)。在一些其他實施例中，厚度T₁在大約20nm到大約50nm的范圍內(nèi)。在一些實施例中，厚度T₂在大約2nm至大約80nm的范圍內(nèi)。在一些其他實施例中，厚度T₂在大約20nm至大約50nm的范圍內(nèi)。在一些實施例中，厚度T₁與厚度T₂之間的差異在大約1nm到大約70nm的范圍內(nèi)。在一些其他實施例中，厚度T₁與厚度T₂之間的差異在大約20nm至大約50nm的范圍內(nèi)。在一些實施例中，厚度T₁相對于厚度T₂的比例(T₁/T₂)在大約2至大約15的范圍內(nèi)。

在一些實施例中，半導體層110及半導體層120包含硅、硅鍺、鍺錫、硅鍺錫或其他適合的半導體材料。在一些實施例中，半導體層110的材料不同于半導體層120的材料。在一些實施例中，半導體層110由硅鍺所構(gòu)成，而半導體層120由硅所構(gòu)成。

在一些實施例中，使用外延成長工藝形成半導體層110及半導體層120。半導體層110及半導體層120的每一者可以使用選擇性外延成長(selective epitaxial growth，SEG)工藝、化學氣相沉積(chemical vapor deposition，CVD)工藝(例如氣相外延(vapor-phase epitaxy，VPE)工藝、低壓化學氣相沉積(low pressure CVD，LPCVD)工藝、及/或超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)工藝)、分子束外延工藝、其他適用的工藝或上述的組合來形成。在一些實施例中，在同一工藝腔室內(nèi)原位(in-situ)成長半導體層110及半導體層120。

如圖1B所示，根據(jù)一些實施例，形成多個凹口(或溝槽)130，以圖案化半導體層110及半導體層120。因此，在凹口130之間形成多個鰭狀結(jié)構(gòu)140。如圖1B所示，繪示出其中一個鰭狀結(jié)構(gòu)140。鰭狀結(jié)構(gòu)140包含半導體層110及半導體層120。在一些其他實施例中，凹口130進一步延伸到半導體基底100內(nèi)。在這些情況下，鰭狀結(jié)構(gòu)140還包含半導體基底100位于凹口130之間的一部分。在一些實施例中，進行多次光刻工藝及蝕刻工藝，以形成凹口130。凹口130可用于分離兩個相鄰的場效晶體管(field effect transistor，F(xiàn)ET)。

在一些實施例中，在最上層的半導體層120上形成硬式掩模層(未繪示)，以協(xié)助凹口130的形成。在一些實施例中，硬式掩模層包含介電材料、金屬材料、其他適合的材料或上述的組合。在一些實施例中，硬式掩模層由氮化硅、氧化硅、碳化硅、氮氧化硅、氮化鈦、鈦、其他適合的材料或上述的組合所構(gòu)成。在一些實施例中，使用化學氣相沉積工藝、物理氣相沉積(physical vapor deposition，PVD)工藝、旋涂(spin-on)工藝、電鍍工藝、其他適用的工藝或上述的組合來沉積硬式掩模層。

如圖1C所示，根據(jù)一些實施例，多個隔離特征150形成于凹口130中。隔離特征150用于定義及電性隔離形成于半導體基底100內(nèi)及/或半導體基底100上方的各種裝置元件。在一些實施例中，隔離特征150包含淺溝槽隔離(shallow trench isolation，STI)特征、局部氧化硅(local oxidation of silicon，LOCOS)特征、其他適合的隔離特征部件或上述的組合。

如圖1C所示，根據(jù)一些實施例，鰭狀結(jié)構(gòu)140突出于隔離特征150。隔離特征150圍繞鰭狀結(jié)構(gòu)140的下部(例如，半導體基底100的上部)。在一些實施例中，半導體層110及半導體層120不被隔離特征150包圍或覆蓋。

在一些實施例中，隔離特征150的頂表面與半導體基底100的上部的頂表面共平面，如圖1C所示。在一些其他實施例中，隔離特征150的頂表面低于半導體基底100的上部的頂表面。換句話說，半導體基底100的上部自隔離特征150局部地暴露出來。

在一些實施例中，每一隔離特征150具有多層結(jié)構(gòu)。在一些實施例中，隔離特征150由介電材料所構(gòu)成。介電材料可以包含氧化硅、氮化硅、氮氧化硅、旋涂玻璃、低介電常數(shù)(K)的介電材料、其他適合的材料或上述的組合。

在一些實施例中，在半導體基底100上沉積介電材料層。介電材料層覆蓋鰭狀結(jié)構(gòu)140，且填充凹口130。在一些實施例中，使用化學氣相沉積工藝、旋涂工藝、其他適用的工藝或上述的組合來沉積介電材料層。在一些實施例中，后續(xù)進行平坦化工藝，以薄化介電材料層直到暴露出鰭狀結(jié)構(gòu)140(例如，最頂層的半導體層120)。平坦化工藝可以包含化學機械研磨(chemical mechanical polishing，CMP)工藝、研磨(grinding)工藝、蝕刻工藝、其他適用的工藝或上述的組合。之后，回蝕介電材料層，以形成隔離特征150。

之后，根據(jù)一些實施例，在半導體基底100上形成多個虛設(shè)(dummy)閘極堆疊160。如圖1D所示，繪示出其中一個虛設(shè)閘極堆疊160。虛設(shè)閘極堆疊160覆蓋鰭狀結(jié)構(gòu)140的一部分及隔離特征150的一部分。由虛設(shè)閘極堆疊160所圍繞的半導體層110或半導體層120的部分可以作為鰭狀通道(fin channel)結(jié)構(gòu)。鰭狀通道結(jié)構(gòu)作為場效電晶體的通道區(qū)。在一些實施例中，每個虛設(shè)閘極堆疊160包含虛設(shè)介電層170、虛設(shè)閘極電極180以及硬遮罩190。

根據(jù)一些實施例，虛設(shè)介電層170沉積于鰭狀結(jié)構(gòu)140的頂部及側(cè)壁上。虛設(shè)介電層170可以在后續(xù)的蝕刻工藝期間作為蝕刻停止層。在一些實施例中，虛設(shè)介電層170由介電材料所構(gòu)成。例如，虛設(shè)介電層170由氧化硅所構(gòu)成。在一些實施例中，虛設(shè)介電層170順應(yīng)性地沉積于鰭狀結(jié)構(gòu)140上。虛設(shè)介電層170可以使用化學氣相沉積工藝、原子層沉積(atomic layer deposition，ALD)工藝、物理氣相沉積工藝、旋涂工藝、其他適用的工藝或上述的組合。

在一些實施例中，虛設(shè)閘極電極180由多晶硅所構(gòu)成。虛設(shè)閘極電極180后續(xù)會被另一導電材料(例如，金屬材料)所取代。硬遮罩190可用于協(xié)助形成虛設(shè)閘極堆疊160的圖案化工藝。在一些實施例中，硬遮罩190由氧化硅、氮化硅、氮氧化硅、碳化硅、其他適合的材料或上述的組合。在一些實施例中，硬遮罩190具有多層結(jié)構(gòu)?？梢詫Ρ窘衣兜膶嵤├M行許多更動及修改。在一些其他實施例中，不形成硬遮罩190。

在一些實施例中，虛設(shè)閘極電極層及一層或多層硬式遮罩層沉積于虛設(shè)介電層170上。在一些實施例中，通過使用適合的沉積方法依序沉積虛設(shè)閘極電極層及硬式遮罩層。適合的沉積方法可包含化學氣相沉積工藝、原子層沉積工藝、熱氧化工藝、物理氣相沉積工藝、其他適用的工藝或上述的組合。然后，進行光微影工藝及蝕刻工藝，以圖案化硬式遮罩層，進而形成硬遮罩190。

在硬遮罩190的輔助下，虛設(shè)閘極電極層被圖案化。如此一來，即形成虛設(shè)閘極電極180。在用于形成虛設(shè)閘極電極180的蝕刻工藝期間，虛設(shè)介電層170可以作為蝕刻停止層，以保護虛設(shè)介電層170下方的鰭狀結(jié)構(gòu)140。之后，去除虛設(shè)介電層170未被虛設(shè)閘極電極180覆蓋的部分，例如使用另一蝕刻工藝。因此，介電層170被圖案化，進而形成虛設(shè)閘極堆疊160，如圖1D所示。

如圖1D所示，根據(jù)一些實施例，多個間隔元件200形成于虛設(shè)閘極堆疊160的側(cè)壁上。間隔元件200可用于協(xié)助在后續(xù)工藝中形成源極或汲極結(jié)構(gòu)(或區(qū)域)。在一些實施例中，間隔元件200局部地覆蓋鰭狀結(jié)構(gòu)140的頂部及側(cè)壁。

在一些實施例中，間隔元件200由介電材料所構(gòu)成。介電材料可以包含碳氮化硅、氮化硅、氮氧化硅、碳化硅、其他適合的介電材料或上述的組合。在一些實施例中，在半導體基底100上沉積間隔層。在一些實施例中，順應(yīng)性地沉積間隔層?？梢允褂没瘜W氣相沉積工藝、物理氣相沉積工藝、旋涂工藝、其他適用的工藝或上述的組合來沉積間隔層。然后，進行蝕刻工藝(例如，異向性(anisotropic)蝕刻工藝)，以局部地去除間隔層。結(jié)果，間隔層在虛設(shè)閘極堆疊160的側(cè)壁上的剩余部分形成間隔元件200。

如圖1E所示，根據(jù)一些實施例，去除沒有位于虛設(shè)閘極堆疊160及間隔元件200下方的半導體層110及半導體層120的部分。在一些實施例中，使用蝕刻工藝局部地去除半導體層110及半導體層120。如此一來，即產(chǎn)生了后續(xù)形成源極或汲極結(jié)構(gòu)的空間。

如圖1E所示，根據(jù)一些實施例，在半導體基底100上形成多個源極或汲極結(jié)構(gòu)210。源極或汲極結(jié)構(gòu)210也可以用于向虛設(shè)閘極堆疊160下方的通道區(qū)提供應(yīng)力或應(yīng)變。因此，提高了裝置的載子遷移率(carrier mobility)及裝置性能。

在一些實施例中，多個源極或汲極結(jié)構(gòu)210的每一者與半導體層110及半導體層120的其中一層或多層直接接觸。在一些其他實施例中，源極或汲極結(jié)構(gòu)210通過襯層與半導體層110及半導體層120分離。襯層可以在后續(xù)的蝕刻工藝期間作為蝕刻停止層，以保護源極或汲極結(jié)構(gòu)210。

在一些實施例中，在半導體基底100上磊晶成長半導體材料(或是兩種或兩種以上的半導體材料)，以形成源極或汲極結(jié)構(gòu)210。在一些實施例中，同時進行多個源極或汲極結(jié)構(gòu)210的生長。在一些實施例中，在不同的工藝中各自分別進行某些源極或汲極結(jié)構(gòu)210的生長。

在一些實施例中，源極或汲極結(jié)構(gòu)210包含P型半導體材料。在一些實施例中，源極或汲極結(jié)構(gòu)210包含N型半導體材料。源極或汲極結(jié)構(gòu)210可以包含磊晶成長的硅、硅鍺(SiGe)、磊晶成長的磷摻雜硅(SiP)、硼摻雜硅鍺(SiGeB)或其他適合磊晶成長的半導體材料。

在一些實施例中，使用選擇性磊晶成長工藝、化學氣相沉積工藝(例如，氣相磊晶工藝、低壓化學氣相沉積工藝及/或超高真空化學氣相沉積工藝)、分子束磊晶工藝、沉積摻雜非晶半導體(例如，硅、鍺或硅鍺)后固態(tài)磊晶再結(jié)晶(solid-phase epitaxial recrystallization，SPER)步驟、其他適用的工藝或上述的組合形成源極或汲極結(jié)構(gòu)210。源極或汲極結(jié)構(gòu)210的形成工藝可以使用氣體及/或液體前驅(qū)物。在一些實施例中，在同一工藝腔室內(nèi)原位成長多個源極或汲極結(jié)構(gòu)210。換句話說，使用原位磊晶成長工藝形成多個源極或汲極結(jié)構(gòu)210。在一些其他實施例中，某些源極或汲極結(jié)構(gòu)210各自分別成長。

在一些實施例中，源極或汲極結(jié)構(gòu)210摻雜有一種或多種適合的摻雜物。例如，源極或汲極結(jié)構(gòu)210是摻雜有磷(P)、砷(As)、銻(Sb)或其他適合的摻雜物的硅源極或漏極特征?；蛘?，源極或漏極結(jié)構(gòu)210是摻雜有硼(B)或其他適合的摻雜物的硅鍺源極或漏極特征。在一些實施例中，進行多次離子注入工藝，以摻雜源極或漏極結(jié)構(gòu)210。

在一些實施例中，在源極或漏極結(jié)構(gòu)210的成長期間原位摻雜源極或漏極結(jié)構(gòu)210。在一些其他實施例中，在源極或漏極結(jié)構(gòu)210的成長期間，源極或漏極結(jié)構(gòu)210未被摻雜，且在外延成長之后，在后續(xù)的工藝中摻雜源極或漏極結(jié)構(gòu)210。在一些實施例中，前述摻雜為使用離子注入工藝、電漿浸潤式離子注入(plasma immersion ion implantation)工藝、氣態(tài)及/或固態(tài)源擴散(gas and/or solid source diffusion)工藝、其他適用的工藝或上述的組合。在一些實施例中，源極或漏極結(jié)構(gòu)210進一步暴露于退火工藝，以活化摻雜物。例如，進行快速熱退火(rapid thermal annealing)工藝。

如圖1F所示，根據(jù)一些實施例，在半導體基底100上沉積介電層220。介電層220作為層間介電層。在一些實施例中，介電層220由氧化硅、氮氧化硅、硼硅酸鹽玻璃(borosilicate glass，BSG)、磷硅酸鹽玻璃(phosphosilicate glass，PSG)、硼磷硅酸鹽玻璃(borophosphosilicate glass，BPSG)、氟化硅酸鹽玻璃(fluorinated silicate glass，F(xiàn)SG)、低K介電材料、多孔介電材料、其他適合的介電材料或上述的組合所構(gòu)成。

在一些實施例中，使用化學氣相沉積工藝、旋涂工藝、原子層沉積工藝、物理氣相沉積工藝、其他適用的工藝或上述的組合來沉積介電層220。在一些實施例中，介電層220覆蓋隔離特征150、虛設(shè)柵極堆疊160、間隔元件200以及源極或漏極結(jié)構(gòu)210。之后，介電層220被薄化，直到暴露出虛設(shè)柵極堆疊160及間隔元件200。在一些實施例中，進行平坦化工藝，以使介電層220變薄。平坦化工藝可包含化學機械研磨工藝、研磨工藝、蝕刻工藝、其他適用的工藝或上述的組合。

根據(jù)一些實施例，半導體裝置結(jié)構(gòu)區(qū)分為多個區(qū)域100A及100B。在一些實施例中，N型場效晶體管或P型場效晶體管配置為形成于區(qū)域100A及區(qū)域100B中。在一些實施例中，一個或多個N型場效晶體管配置為形成于區(qū)域100A內(nèi)，且一個或多個P型場效晶體管配置為形成于區(qū)域100B內(nèi)。在一些實施例內(nèi)，一個或多個P型場效晶體管配置為形成于區(qū)域100A內(nèi)形成，且一個或多個N型場效晶體管配置為形成于區(qū)域100B內(nèi)形成。

之后，在區(qū)域100A及區(qū)域100B內(nèi)的介電層220上方形成第一掩模層(未繪示)，以協(xié)助后續(xù)的蝕刻工藝。在一些實施例中，第一掩模層覆蓋區(qū)域100A及區(qū)域100B，而不覆蓋區(qū)域100A內(nèi)的虛設(shè)柵極堆疊160。在一些實施例中，第一掩模層是圖案化的光致抗蝕劑層。使用光刻工藝形成圖案化的光致抗蝕劑層。光刻工藝可以包含光致抗蝕劑涂覆(例如，旋涂)、軟烘烤、掩模對準、曝光、曝光后烘烤、光致抗蝕劑顯影、沖洗、干燥(例如，硬烘烤)、其他適合的工藝或上述的組合。

如圖1G所示，根據(jù)一些實施例，去除區(qū)域100A內(nèi)的虛設(shè)柵極堆疊160。如此一來，即在區(qū)域100A內(nèi)的半導體基底100上形成多個凹口230。在一些實施例中，使用濕式蝕刻工藝、干式蝕刻工藝、其他適用的工藝或上述的組合去除虛設(shè)柵極堆疊160。

在一些實施例中，半導體層110的第一部分110A自凹口230露出，且半導體層110的第二部分110B被間隔元件200覆蓋。在一些實施例中，半導體層120的第一部分120A自凹口230露出，且半導體層120的第二部分120B被間隔元件200覆蓋。為了更加理解結(jié)構(gòu)，第二部分110B及第二部分120B繪示為虛線，使得被間隔元件200覆蓋的第二部分110B及第二部分120B仍可見于圖1G。

如第1H圖所示，根據(jù)一些實施例，去除半導體層120的第一部分120A。結(jié)果，多層半導體層110懸置于多個源極或漏極結(jié)構(gòu)210之間。多層半導體層110為多個納米線，且作為區(qū)域100A內(nèi)的場效晶體管的溝道區(qū)。在一些實施例中，半導體層110具有矩形或正方形的剖面(橫截面)輪廓。

在一些實施例中，第一部分120A被大致上去除而無殘留。在一些其他實施例中，一個或多個第一部分120A局部地保留在多個第一部分110A之間。在一些實施例中，第二部分120B保留在間隔元件200下方。在一些其他實施例中，原本位于間隔元件200下方的第二部分120B被局部地去除。在一些其他實施例中，第二部分120B被完全去除。在一些實施例中，源極或漏極結(jié)構(gòu)210中的每一者與第二部分110B及第二部分120B直接接觸。在一些其他實施例中，源極或漏極結(jié)構(gòu)210與第二部分110B及第二部分120B分離。

根據(jù)一些實施例，第一部分110A彼此間隔一間距S₁，如圖2A所示。在一些實施例中，間距S₁大致上相同于半導體層120的第二部分120B的厚度T₂。在一些實施例中，間距S₁不同于第一部分110A及第二部分110B的厚度T₁。在一些實施例中，間距S₁小于厚度T₁。在一些其他實施例中，間距S₁大于厚度T₁。

在一些實施例中，間隔元件200與最頂層的半導體層110的第二部分110B之間的距離D₁不同于厚度T₁。在一些實施例中，距離D₁小于厚度T₁。在一些其他實施例中，距離D₁大于厚度T₁。

在一些實施例中，半導體基底100的上部與最底層的半導體層120的第二部分120B之間的距離D₂不同于厚度T₂。在一些實施例中，距離D₂大于厚度T₂。在一些其他實施例中，距離D₂小于厚度T₂。在一些實施例中，距離D₂大于距離D₁。在一些其他實施例中，距離D₂小于距離D₁。

在一些實施例中，進行蝕刻工藝，以選擇性地移除半導體層120而不移除半導體層110。在一些實施例中，蝕刻工藝包含濕式蝕刻工藝、干式蝕刻工藝或其他適合的蝕刻工藝。在一些實施例中，蝕刻工藝中使用的蝕刻劑包含液體混合物。液體混合物可以包含NH₄OH、氨過氧化物混合物(ammonia-peroxide mixture，APM)、四甲基氫氧化銨(tetramethyl ammonium hydroxide，TMAH)、其他適合的溶液或上述的組合。在一些其他實施例中，在蝕刻工藝中使用的蝕刻劑包含氣體混合物。氣體混合物可以包含CF₄、SF₆、CH₃F、其他適合的氣體或上述的組合。在蝕刻步驟期間，蝕刻劑的組成可根據(jù)需求而改變。

在一些實施例中，襯層夾設(shè)于源極或漏極結(jié)構(gòu)210與半導體層110之間，以及源極或漏極結(jié)構(gòu)210與半導體層120之間。襯層可作為蝕刻停止層，以保護源極或漏極結(jié)構(gòu)210。

在一些實施例中，從半導體層120自凹口230露出的側(cè)表面蝕刻半導體層120。在一些實施例中，蝕刻劑具有足夠高的蝕刻選擇比(半導體層120相對于半導體層110)。因此，半導體層120被蝕刻得比半導體層110快。在一些實施例中，半導體層120的蝕刻速率與半導體層110的蝕刻速率的比例(半導體層120的蝕刻速率/半導體層110的蝕刻速率)在大約1.6到大約58的范圍內(nèi)。因此，更容易干凈地去除半導體層120而沒有殘留物，并且不會破壞半導體層110。

之后，根據(jù)一些實施例，對圖1H所示的結(jié)構(gòu)進行熱處理。熱處理可以是退火處理。在一些實施例中，在熱處理期間，半導體層110的表面被氧化。然后，使用蝕刻工藝去除半導體層110的表面的氧化部分。結(jié)果，根據(jù)一些實施例，半導體層110被塑形成具有彎曲表面或相對圓的剖面輪廓。在一些其他實施例中，半導體層110具有圓形的剖面輪廓，可以提高半導體層110的品質(zhì)及可靠度。在熱處理期間，半導體層110中的原子可以被重新排列。在一些實施例中，原子的重新排列導致半導體層110的角落部分變圓。

在一些實施例中，在溫度為大約400℃至大約500℃的范圍內(nèi)進行熱處理。在一些實施例中，在壓力為大約20atm至大約25atm的范圍內(nèi)進行熱處理。在一些實施例中，在含有氫的環(huán)境或其他適合的環(huán)境中進行熱處理?？梢詫Ρ竟_的實施例進行許多更動及修改。在一些其他實施例中，不進行熱處理。

在一些實施例中，在去除第一部分120A之后，半導體層110略微收縮。例如，由于熱處理或使用蝕刻工藝，使得半導體層110變小。結(jié)果，間距S₁變寬。因此，后續(xù)形成的金屬柵極堆疊結(jié)構(gòu)可更容易地圍繞納米線。

如圖1I所示，根據(jù)一些實施例，在區(qū)域100A內(nèi)的凹口230中形成金屬柵極堆疊結(jié)構(gòu)240。為了說明的目的，被金屬柵極堆疊結(jié)構(gòu)240覆蓋的第一部分110A繪示為虛線，使其仍可見于圖1I。

在一些實施例中，金屬柵極堆疊結(jié)構(gòu)240環(huán)繞半導體層110。在一些實施例中，金屬柵極堆疊結(jié)構(gòu)240圍繞每一半導體層110的四個或更多個側(cè)表面。本公開的實施例并不限定于此。在一些其他實施例中，半導體層110僅有三個側(cè)表面包覆于金屬柵極堆疊結(jié)構(gòu)240之中。

如圖2A所示，每個金屬柵極堆疊結(jié)構(gòu)240包含柵極介電層270及金屬柵極電極280。柵極介電層270夾設(shè)于金屬柵極電極280與半導體層110之間。在一些實施例中，半導體層120的第二部分120B通過柵極介電層270與金屬柵極電極280分離。

在一些實施例中，柵極介電層270包含高K介電材料層。高K介電材料層可以由氧化鉿、氧化鋯、氧化鋁、氧氮化硅、二氧化鉿-氧化鋁合金、氧化鉿硅、氧氮化鉿硅、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、其他適合的高K介電材料或上述的組合所構(gòu)成。在一些實施例中，使用原子層沉積工藝、化學氣相沉積工藝、旋涂工藝、其他適用的工藝或上述的組合來沉積柵極介電層270。在一些實施例中，進行高溫退火步驟，以減少或消除柵極介電層270中的缺陷。

在一些實施例中，柵極介電層220包含與納米線相鄰的界面層(未繪示)。界面層可以用于降低高K介電材料層與納米線之間的應(yīng)力。在一些實施例中，界面層由氧化硅所構(gòu)成。在一些實施例中，使用原子層沉積工藝、熱氧化工藝、其他適用的工藝或上述之組合來形成界面層。在一些其他實施例中，柵極介電層220不包含界面層。在一些實施例中，柵極介電層220與納米線直接接觸。

在一些實施例中，金屬柵極電極280包含金屬柵極堆疊層。金屬柵極堆疊層可以包含一層或多層功函數(shù)層以及一層或多層金屬填充層。這些金屬柵極堆疊層的其中一些膜層在不同實施例中可替換或省略?？梢栽诮饘贃艠O電極280內(nèi)加入額外的膜層(例如，阻障層及阻擋層)。

在一些實施例中，金屬柵極堆疊層包含金屬、金屬碳化物、金屬氮化物、其他適合的材料或上述的組合。例如，金屬包含鈦、鋁、鎢、金、鉑、鈷、其他適合的金屬或上述的組合。在一些實施例中，使用原子層沉積工藝、物理氣相沉積工藝、化學氣相沉積工藝、電鍍工藝、無電鍍工藝、其他適用的工藝或上述的組合來沉積金屬柵極堆疊層。

柵極介電層270及金屬柵極堆疊層共同填充凹口230。之后，去除凹口230外側(cè)的柵極介電層270的一部分及金屬柵極堆疊層的一部分。在其中一個凹口230中的金屬柵極堆疊層形成金屬柵極電極280，因此，保留于其中一個凹口230中的柵極介電層270及金屬柵極電極280一起形成金屬柵極堆疊結(jié)構(gòu)240。

進行平坦化工藝，以局部地去除凹口230外部的柵極介電層270及金屬柵極堆疊層。平坦化工藝可包含化學機械研磨工藝、研磨工藝、蝕刻工藝、其他適用的工藝或上述的組合。在一些實施例中，在形成金屬柵極堆疊結(jié)構(gòu)240之前去除介電層220上方的第一掩模層。可以在平坦化工藝期間去除第一掩模層。

之后，在區(qū)域100A及區(qū)域100B中的介電層220上方形成第二掩模層(未繪示)，以協(xié)助后續(xù)的蝕刻工藝。在一些實施例中，第二掩模層覆蓋區(qū)域100A及區(qū)域100B，而不覆蓋區(qū)域100B內(nèi)的虛設(shè)柵極堆疊160。在一些實施例中，第二掩模層是圖案化的光致抗蝕劑層。

如圖1J所示，根據(jù)一些實施例，去除區(qū)域100B內(nèi)的虛設(shè)柵極堆疊160。如此一來，即在區(qū)域100B內(nèi)形成多個凹口250，以暴露出半導體層110的第一部分110A及半導體層120的第一部分120A。在一些實施例中，半導體層110的第二部分110B及第二半導體層120的部分120B不從凹口250暴露。在一些實施例中，使用濕式蝕刻工藝、干式蝕刻工藝、其他適用的工藝或上述的組合來形成凹口250。

如圖1K所示，根據(jù)一些實施例，去除半導體層110的第一部分110A。結(jié)果，半導體層120懸置于多個源極或漏極結(jié)構(gòu)210之間。半導體層120為納米線，且作為區(qū)域100B內(nèi)的場效晶體管的溝道區(qū)。在一些實施例中，半導體層120具有矩形或正方形的剖面輪廓。

在一些實施例中，第一部分110A被大致上去除而無殘留。在一些其他實施例中，一個或多個第一部分110A局部地保留在多個第一部分120A之間。在一些實施例中，第二部分110B保留在間隔元件200下方。在一些其他實施例中，原本位于間隔元件200下方的第二部分110B被局部地去除。在一些其他實施例中，第二部分120B被完全去除。

第一部分120A彼此間隔一間距S₂，如圖2B所示。在一些實施例中，間距S₂大致上與半導體層110的第二部分110B的厚度T₁相同。在一些實施例中，間距S₂不同于第一部分120A及第二部分120B的厚度T₂。在一些實施例中，間距S₂大于厚度T₂。在一些其他實施例中，間距S₂小于厚度T₂。

在一些實施例中，進行蝕刻工藝，以選擇性地去除半導體層110而不去除半導體層120。在一些實施例中，蝕刻工藝包含濕式蝕刻工藝、干式蝕刻工藝或其他適合的蝕刻工藝。在一些實施例中，蝕刻工藝中使用的蝕刻劑包含NH₄OH、氨過氧化物混合物、四甲基氫氧化銨、其他適合的溶液或上述的組合。在一些其他實施例中，在蝕刻工藝中使用的蝕刻劑包含氣體混合物。氣體混合物可以包含CF₄、SF₆、CH₃F、其他適合的氣體或上述的組合。

在一些情況下，用于去除硅的蝕刻劑具有足夠高的硅對硅鍺的蝕刻選擇比，而另一種用于去除硅鍺的蝕刻劑不具有足夠高的硅鍺對硅的蝕刻選擇比。例如，一蝕刻劑的硅對硅鍺的蝕刻選擇比在大約20至大約77的范圍內(nèi)，而另一蝕刻劑的硅鍺對硅的蝕刻選擇比在大約9至大約12的范圍內(nèi)。在一些情況下，用于去除硅的蝕刻選擇比與用于去除硅鍺的蝕刻選擇比的比例在大約1.6至大約8.6的范圍內(nèi)。結(jié)果，可能難以去除硅鍺而沒有殘留物且不會破壞硅。

在一些實施例中，用于去除半導體層110的蝕刻劑具有不夠高的蝕刻選擇比(半導體層110對半導體層120)。例如，用于去除半導體層110的蝕刻劑的蝕刻選擇比小于用于去除半導體層120的蝕刻劑的蝕刻選擇比。

根據(jù)一些實施例，半導體層110比半導體層120厚。如此一來，用于去除半導體層110的蝕刻劑可接觸半導體層110的更多表面區(qū)域。因此，蝕刻劑可以更容易地從半導體層110的側(cè)表面擴散至半導體層110內(nèi)，且更可能將半導體層110蝕刻穿透并干凈地清除。在一些實施例中，半導體層110的蝕刻速率與半導體層120的蝕刻速率的比例在大約2至大約58的范圍內(nèi)。

在一些實施例中，厚度T₁與厚度T₂的比例控制在大約1.1至大約2.5的范圍內(nèi)。在一些情況下，厚度T₁與厚度T₂的比例應(yīng)大于大約1，例如大于大約1.1。如果厚度T₁與厚度T₂的比例大致上等于或小于大約1，則由于選擇性蝕刻工藝的負載效應(yīng)，可能難以形成良好的納米線。例如，在納米線之間可能存在半導體層110的殘留物。或者，納米線可能被輕微蝕刻及破壞。然而，本公開的實施例并不限定于此。在一些其他情況下，厚度T₁與厚度T₂的比例可能大致上等于或小于大約1。

在一些情況下，厚度T₁與厚度T₂的比例不應(yīng)大于大約2.5。如果厚度T₁與厚度T₂的比例大于大約2.5，則納米線的品質(zhì)及可靠度可能受到不利影響。例如，如果半導體層110的厚度T₁遠大于半導體層120的厚度T₂，則納米線可能具有缺陷。然而，本公開的實施例并不限定于此。在一些其他情況下，厚度T₁與厚度T₂的比例可能大于大約2.5。

類似地，根據(jù)一些實施例，在圖1K所示的結(jié)構(gòu)上進行熱處理。在一些實施例中，半導體層120的角落部分是圓形的。在一些實施例中，半導體層120具有彎曲表面或相對圓的剖面輪廓。在一些其他實施例中，半導體層120具有圓形的剖面輪廓。

如圖1L所示，根據(jù)一些實施例，在區(qū)域100B內(nèi)的凹口250中形成金屬柵極堆疊結(jié)構(gòu)260。為了更加理解結(jié)構(gòu)，被金屬柵極堆疊結(jié)構(gòu)260覆蓋的第一部分120A繪示為虛線，使其仍可見于圖1L。

在一些實施例中，金屬柵極堆疊結(jié)構(gòu)260纏繞每一半導體層120的四個或四個以上的側(cè)表面。在一些其他實施例中，金屬柵極堆疊結(jié)構(gòu)260僅包圍半導體層120的三個側(cè)表面。

如圖2B所示，每個金屬柵極堆疊結(jié)構(gòu)260包含柵極介電層290及金屬柵極電極300。金屬柵極堆疊結(jié)構(gòu)260的材料及/或形成方法與金屬柵極堆疊結(jié)構(gòu)240的材料及/或形成方法相同或相似，故不再重復描述。在一些實施例中，在形成金屬柵極堆疊結(jié)構(gòu)260之前去除介電層220上方的第二掩模層?？梢栽谟糜谛纬山饘贃艠O堆疊結(jié)構(gòu)260的平坦化工藝期間去除第二掩模層。

本公開的實施例并不限定于此。在一些其他實施例中，不形成第二掩模層。第一掩模層可以被進一步圖案化，以幫助后續(xù)去除區(qū)域100B內(nèi)的虛設(shè)柵極堆疊160。在一些實施例中，用于形成金屬柵極堆疊結(jié)構(gòu)240及金屬柵極堆疊結(jié)構(gòu)260的平坦化工藝在不同階段進行。在一些其他實施例中，用于形成金屬柵極堆疊結(jié)構(gòu)240及金屬柵極堆疊結(jié)構(gòu)260的平坦化工藝在同一階段進行?？梢栽谟糜谛纬山饘贃艠O堆疊結(jié)構(gòu)240及金屬柵極堆疊結(jié)構(gòu)260的平坦化工藝期間去除第一掩模層。

如圖1I、圖1L、圖2A及圖2B所示，根據(jù)一些實施例，第一部分110A的尺寸不同于第一部分120A的尺寸。前述尺寸包含厚度、直徑、周長或上述的組合。在一些其他實施例中，第一部分110A及第一部分120A具有大致上相同的尺寸。例如，在工藝期間第一部分110A及/或第一部分120A的尺寸可以改變。結(jié)果，第一部分110A及第一部分120A可能具有相同的厚度。

在一些實施例中，間距S₂大于間距S₁，如圖2A及圖2B所示。在一些其他實施例中，間距S₂大致上等于或小于間距S₁。在一些實施例中，金屬柵極堆疊結(jié)構(gòu)260位于多層半導體層120之間的部分比金屬柵極堆疊結(jié)構(gòu)240位于多層半導體層110之間的部分更厚，如圖2A及圖2B所示。在一些其他實施例中，金屬柵極堆疊結(jié)構(gòu)260位于多層半導體層120之間的部分比金屬柵極堆疊結(jié)構(gòu)240位于多層半導體層110之間的部分更薄。

可以對本公開的實施例進行許多變動及/或修改。例如，半導體裝置結(jié)構(gòu)不限于包含大致上嵌入柵極堆疊結(jié)構(gòu)中的納米線。在一些其他實施例中，半導體裝置結(jié)構(gòu)包含被柵極堆疊結(jié)構(gòu)局部圍繞的納米線。圖3為繪示出根據(jù)一些實施例的半導體裝置結(jié)構(gòu)的剖面示意圖。如圖3所示，根據(jù)一些實施例，提供類似于圖2B所示的半導體裝置結(jié)構(gòu)。半導體裝置結(jié)構(gòu)的材料及/或形成方法已描述于上述實施例中，故不再重復描述。

如圖3所示，根據(jù)一些實施例，金屬柵極堆疊結(jié)構(gòu)260局部地環(huán)繞每一半導體層120。在一些實施例中，金屬柵極堆疊結(jié)構(gòu)260局部地環(huán)繞每一半導體層120的四個或四個以上的側(cè)表面。例如，一個或多個第一部分110A局部地保留在區(qū)域100B內(nèi)的多個間隔元件200之間。結(jié)果，半導體層120的頂表面及/或底表面被金屬柵極堆疊結(jié)構(gòu)260局部地覆蓋。

在一些實施例中，剩余的第一部分110A直接連接半導體層120。剩余的第一部分110A可用于向溝道區(qū)提供應(yīng)力或應(yīng)變。如此一來，提高了裝置的載子遷移率及裝置性能。在一些實施例中，剩余的第一部分110A通過柵極介電層290與金屬柵極電極300分離。

類似地，根據(jù)一些實施例，金屬柵極堆疊結(jié)構(gòu)240局部地環(huán)繞每一半導體層110。例如，在一些實施例中，一個或多個第一部分120A局部地保留在區(qū)域100A內(nèi)的多個間隔元件200之間。

可以對本公開的實施例進行許多變動及/或修改。例如，可以在圖1I所描述的階段之前提供額外的步驟。圖4A為繪示出根據(jù)一些實施例的半導體裝置結(jié)構(gòu)的立體圖。圖4B為繪示出根據(jù)一些實施例的半導體裝置結(jié)構(gòu)的剖面示意圖。在一些實施例中，圖1A至圖1H所示的半導體裝置結(jié)構(gòu)的材料及/或形成方法也可以應(yīng)用于圖4A及圖4B所示的實施例中，因此不再重復描述。

如圖4A及圖4B所示，根據(jù)一些實施例，包覆(cladding)層110’沉積于區(qū)域100A內(nèi)的半導體層110的第一部分110A上。為了更加理解結(jié)構(gòu)，圖4A中的第一部分110A繪示為虛線，且圖4A未繪示出金屬柵極堆疊結(jié)構(gòu)240。

半導體層110及其上的包覆層110’可共同構(gòu)成納米線，以作為區(qū)域100A內(nèi)的場效晶體管的溝道區(qū)。根據(jù)一些實施例，原本包含半導體層110的納米線由于包覆層110’的沉積而擴大。如此一來，納米線的有效溝道寬度(effective channel width，W_eff)增大，因此提高了半導體裝置結(jié)構(gòu)的裝置性能。再者，通過包覆層110’的沉積，有效溝道寬度變得可調(diào)整，能夠成功地平衡多個場效晶體管(例如，NFET及PFET)的性能水平。

在一些實施例中，包覆層110’包覆第一部分110A，且包覆層110’夾設(shè)于第一部分110A與金屬柵極堆疊結(jié)構(gòu)240之間。在一些實施例中，包覆層110’橫向地重疊或直接接觸在間隔元件200下方的半導體層120的第二部分120B。在一些其他實施例中，去除原本位于間隔元件200下方的第二部分120B。結(jié)果，第一部分110A及第二部分110B都嵌入包覆層110’之中。

在一些實施例中，包覆層110’與半導體層110之間存在界面?？梢允褂美缤干潆娮语@微鏡(transmission electron microscope，TEM)的電子顯微鏡觀察此界面。在一些其他實施例中，包覆層110’與半導體層110之間沒有可檢測到的界面。在一些實施例中，在包覆層110’與半導體層120的第二部分120B之間存在可檢測到的界面。

在一些實施例中，納米線的剖面輪廓是矩形、正方形、圓形、鉆石形或其他形狀。在一些實施例中，包含半導體層110及包覆層110’的納米線具有與半導體層110相同的剖面輪廓。在一些其他實施例中，包含半導體層110及包覆層110’的納米線具有與半導體層110不同的剖面輪廓。

在一些實施例中，包覆層110’的厚度在大約0.5nm至大約30nm的范圍內(nèi)。在一些其他實施例中，包覆層110’的厚度在大約5nm至大約15nm的范圍內(nèi)。其中一層半導體層110及位于其上的其中一層包覆層110’具有一總厚度(或總直徑)T₁’。在一些實施例中，總厚度T₁’在大約0.5nm至大約30nm的范圍內(nèi)。在一些其他實施例中，總厚度T₁’在大約5nm至大約15nm的范圍內(nèi)。在一些實施例中，總厚度T₁’大于厚度T₁。在一些其他實施例中，總厚度T₁’大致上等于或小于厚度T₁。例如，在工藝期間半導體層110的尺寸可以改變。半導體層110的尺寸可以在操作期間改變。因此，總厚度T₁’不限于大于厚度T₁。

包含半導體層110及包覆層110’的納米線彼此間隔一間距S₁’，如圖4B所示。在一些實施例中，間距S₁’小于間距S₁。在一些其他實施例中，間距S₁’大致上等于或大于間距S₁。在一些實施例中，間距S₁’小于第二部分120B的厚度T₂。在一些實施例中，間距S₁’小于第一部分110A及第二部分110B的厚度T₁。在一些實施例中，間距S₁’小于總厚度T₁’。在一些其他實施例中，間距S₁’大致上等于或大于總厚度T₁’。

在一些實施例中，包覆層110’包含硅、硅鍺、鍺錫、硅鍺錫或其他適合的半導體材料。在一些實施例中，包覆層110’及半導體層110包含不同的材料。包覆層110’可以用于向溝道區(qū)提供應(yīng)力或應(yīng)變。如此一來，改善了裝置的載子遷移率。在一些實施例中，半導體層110由硅鍺所構(gòu)成，且包覆層110’由硅所構(gòu)成。在一些其他實施例中，包覆層110’及半導體層110包含相同的材料。

在一些實施例中，在去除第一部分120A之后且在形成金屬柵極堆疊結(jié)構(gòu)240之前，沉積包覆層110’。在一些實施例中，使用外延成長工藝沉積包覆層110’。外延成長工藝可以包含選擇性外延成長工藝、化學氣相沉積工藝(例如，氣相外延工藝、低壓化學氣相沉積工藝及/或超高真空化學氣相沉積工藝)、分子束外延工藝、其他適用的工藝或上述的組合。

在一些實施例中，納米線的剖面輪廓是具有彎曲的頂表面及底表面的柱狀。例如，進行多次成長及蝕刻工藝以及熱處理，使得納米線為具有彎曲的頂表面及底表面的柱狀剖面輪廓。

根據(jù)一些實施例，在形成包覆層110’之前，在半導體層110上進行清洗處理。結(jié)果，半導體層110提供了經(jīng)清潔的表面，以用于沉積包覆層110’于其上，因此改善了包含半導體層110及包覆層110’的納米線的品質(zhì)及可靠度。例如，半導體層110的表面可能被氧化，可以通過清洗處理去除半導體層110的表面的氧化部分。

在一些實施例中，半導體層110由于清洗處理而略微收縮或變得更薄。在一些實施例中，在清洗處理之后，半導體層110經(jīng)塑形為具有彎曲表面或相對圓的剖面輪廓。在一些其他實施例中，半導體層110的尺寸及/或形狀是固定不變的。

在一些實施例中，使用溶液進行清洗處理。溶液可以包含HF溶液或其他適合的溶液。在一些實施例中，使用氣體進行清洗處理。氣體可以包含HF基的氣體、SiCoNi基的氣體或其他適合的氣體。在一些其他實施例中，使用電漿進行清洗處理。電漿可以包含HF電漿、NH₃電漿、其他適合的電漿或上述的組合。

可以對本公開的實施例進行許多變動及/或修改。例如，可以在圖1L所述的階段之前提供額外的步驟。圖5A為繪示出根據(jù)一些實施例的半導體裝置結(jié)構(gòu)的立體圖。圖5B為繪示出根據(jù)一些實施例的半導體裝置結(jié)構(gòu)的剖面示意圖。在一些實施例中，圖1A至圖1F及圖1J至圖1L所示的半導體裝置結(jié)構(gòu)的材料及/或形成方法也可以應(yīng)用于圖5A及圖5B所示的實施例中，因此不再重復描述。

如圖5A及圖5B所示，根據(jù)一些實施例，包覆層120’沉積于區(qū)域100B內(nèi)的半導體層120的第一部分120A上。為了更加理解結(jié)構(gòu)，圖5A中的第一部分120A繪示為虛線，且圖5A未繪示出金屬柵極堆疊結(jié)構(gòu)260。半導體層120及其上的包覆層120’構(gòu)成納米線，以作為區(qū)域100B內(nèi)的場效晶體管的溝道區(qū)。

包覆層120’的結(jié)構(gòu)或配置相同或類似于上述實施例中所示的包覆層110’的結(jié)構(gòu)或配置，故不再重復描述。在一些實施例中，包覆層120’的厚度在大約0.5nm至大約30nm的范圍內(nèi)。在一些其他實施例中，包覆層120’的厚度在大約5nm到大約15nm的范圍內(nèi)。其中一層半導體層120及位于其上的其中一層包覆層120’具有一總厚度(或總直徑)T₂’。在一些實施例中，總厚度T₁’在大約0.5nm至大約30nm的范圍內(nèi)。在一些其他實施例中，總厚度T₂’在大約5nm至大約15nm的范圍內(nèi)。在一些實施例中，總厚度T₂’大于厚度T₂。在一些其他實施例中，總厚度T₂’大致上等于或小于厚度T₂。

包含半導體層120及包覆層120’的納米線彼此間隔一間距S₂’，如圖5B所示。在一些實施例中，間距S₂’小于間距S₂。在一些其他實施例中，間距S₂’大致上等于或大于間距S₂。在一些實施例中，間距S₂’小于第二部分110B的厚度T₁。在一些實施例中，間距S₂’小于第一部分120A及第二部分120B的厚度T₂。在一些實施例中，間距S₂’小于總厚度T₂’。在一些其他實施例中，間距S₂’大致上等于或大于總厚度T₂’。

包覆層120’的材料及/或形成方法相同或相似于上述實施例中所示的包覆層110’的材料及/或形成方法，故不再重復描述。在一些實施例中，包覆層120’及半導體層120包含不同的材料。在一些實施例中，半導體層120由硅所構(gòu)成，且包覆層120’由硅鍺所構(gòu)成。在一些其他實施例中，包覆層120’及半導體層120包含相同的材料。類似地，根據(jù)一些實施例，在形成包覆層120’之前，在半導體層120上進行清洗處理。

可以在圖1I及圖1L所述的階段之前額外地提供上述步驟。如圖4A、圖4B、圖5A及圖5B所示，根據(jù)一些實施例，包覆層110’及包覆層120’分別沉積于第一部分110A及第一部分120A上。在一些實施例中，包覆層120’比包覆層110’厚。在一些其他實施例中，包覆層120’的厚度大致上等于或小于包覆層110’的厚度。

在一些實施例中，總厚度T₂’大致上與總厚度T₁’相同。在一些其他實施例中，總厚度T₂’大于或小于總厚度T₁’。在一些實施例中，間距S₂’大致上與間距S₁’相同。在一些其他實施例中，間距S₂’大于或小于間距S₁’。在一些實施例中，間距S₁’小于總厚度T₂’。在一些其他實施例中，間距S₁’大致上等于或大于總厚度T₂’。在一些實施例中，間距S₂’小于總厚度T₁’。在一些其他實施例中，間距S₂’大致上等于或大于總厚度T₁’。

在一些實施例中，包覆層110’及包覆層120’包含不同的材料。在一些其他實施例中，包覆層110’及包覆層120’包含相同的材料。

本公開的實施例形成具有納米線的半導體裝置結(jié)構(gòu)。具有不同材料及初始厚度的半導體層交替地沉積于多個場效晶體管區(qū)域內(nèi)。使用具有足夠高的蝕刻選擇比(較薄半導體層相對于較厚半導體層)的蝕刻劑，將一場效晶體管區(qū)域內(nèi)的較薄半導體層干凈地去除。由于較厚的半導體層暴露出更多的表面區(qū)域以被蝕刻，故可以使用另一蝕刻劑干凈地去除另一場效晶體管區(qū)域內(nèi)的較厚半導體層。因此，減輕或消除了用于形成納米線的選擇性蝕刻工藝的負載效應(yīng)。

再者，可以在納米線上進行再成長步驟。如此一來，即使得納米線擴大及/或重新成形。因此，提高了半導體裝置結(jié)構(gòu)的性能，且多個場效晶體管的性能水平顯著地達到平衡。

本公開的一些實施例提供半導體裝置結(jié)構(gòu)。半導體裝置結(jié)構(gòu)包含第一半導體層及第二半導體層，縱向地堆疊于半導體基底上。第一半導體層及第二半導體層包含不同的材料。半導體裝置結(jié)構(gòu)也包含柵極堆疊，覆蓋第一半導體層的第一部分。半導體裝置結(jié)構(gòu)還包含間隔元件，位于柵極堆疊的側(cè)壁上。間隔元件覆蓋第二半導體層以及第一半導體層的第二部分。第二半導體層的厚度不同于第二部分的厚度。

在一些實施例中，間隔元件與第一部分之間的距離不同于第一部分的厚度或第二部分的厚度。

在一些實施例中，半導體基底與第一部分之間的距離不同于第一部分的厚度或第二部分的厚度。

在一些實施例中，第一部分的厚度不同于第二部分的厚度。

在一些實施例中，半導體裝置結(jié)構(gòu)更包含包覆層，位于第一半導體層的第一部分與柵極堆疊之間。包覆層包含半導體材料。

在一些實施例中，包覆層與第一部分之間有界面。

在一些實施例中，包覆層鄰接第二半導體層。

本公開的一些實施例提供半導體裝置結(jié)構(gòu)。半導體裝置結(jié)構(gòu)包含多層第一半導體層，位于半導體基底上。多層第一半導體層以第一間距彼此縱向地間隔。半導體裝置結(jié)構(gòu)也包含第一柵極堆疊，覆蓋第一半導體層。半導體裝置結(jié)構(gòu)還包含多層第二半導體層，位于半導體基底上。多層第二半導體層以不同于第一間距的第二間距彼此縱向地間隔。第一半導體層的材料不同于第二半導體層的材料。再者，半導體裝置結(jié)構(gòu)包含第二柵極堆疊，覆蓋第二半導體層。

在一些實施例中，第一半導體層及第二半導體層位于不同的層位。

在一些實施例中，第一半導體層的厚度不同于第一間距。

在一些實施例中，第一半導體層的尺寸不同于第二半導體層的尺寸。

在一些實施例中，第一柵極堆疊及第二柵極堆疊具有不同的厚度。

在一些實施例中，半導體裝置結(jié)構(gòu)更包含包覆層，圍繞其中一層第一半導體層，且被第一柵極堆疊所覆蓋。

在一些實施例中，半導體裝置結(jié)構(gòu)更包含第三半導體層，夾置于多層第一半導體層之間，且被第一柵極堆疊所覆蓋。第三半導體層的材料相同于第二半導體層的材料且不同于第一半導體層的材料。

本公開的一些實施例提供半導體裝置結(jié)構(gòu)的形成方法。半導體裝置結(jié)構(gòu)的形成方法包含在第一區(qū)域及第二區(qū)域內(nèi)的半導體基底上縱向地堆疊第一半導體層及第二半導體層。第一半導體層及第二半導體層包含不同的材料，且具有不同的厚度。半導體裝置結(jié)構(gòu)的形成方法也包含使用第一蝕刻劑去除第一區(qū)域內(nèi)的第二半導體層。半導體裝置結(jié)構(gòu)的形成方法還包含在第一區(qū)域內(nèi)形成覆蓋第一半導體層的第一柵極堆疊。再者，半導體裝置結(jié)構(gòu)的形成方法包含使用第二蝕刻劑去除第二區(qū)域內(nèi)的第一半導體層。半導體裝置結(jié)構(gòu)的形成方法也包含在第二區(qū)域內(nèi)形成覆蓋第二半導體層的第二柵極堆疊。

在一些實施例中，第一蝕刻劑具有第二半導體層相對于第一半導體層的第一蝕刻選擇比，且第二蝕刻劑具有第一半導體層相對于第二半導體層的第二蝕刻選擇比。第二蝕刻選擇比不同于第一蝕刻選擇比。

在一些實施例中，第二蝕刻選擇比小于第一蝕刻選擇比，且第一半導體層比第二半導體層厚。

在一些實施例中，半導體裝置結(jié)構(gòu)的形成方法更包含進行外延成長工藝，以在去除第二半導體層之后，在第一區(qū)域內(nèi)的第一柵極堆疊及第一半導體層之間形成包覆層。

在一些實施例中，半導體裝置結(jié)構(gòu)的形成方法更包含在去除第二半導體層之后且在形成第一柵極堆疊之前，擴大第一區(qū)域內(nèi)的第一半導體層。

在一些實施例中，半導體裝置結(jié)構(gòu)的形成方法更包含在去除第二半導體層之后且在形成第一柵極堆疊之前，在第一區(qū)域內(nèi)的第一半導體層上進行清洗處理。

以上概略說明了本公開數(shù)個實施例的特征，使本領(lǐng)域技術(shù)人員對于本公開可更為容易理解。任何本領(lǐng)域技術(shù)人員應(yīng)了解到本說明書可輕易作為其他結(jié)構(gòu)或工藝的變更或設(shè)計基礎(chǔ)，以進行相同于本公開實施例的目的及/或獲得相同的優(yōu)點。任何本領(lǐng)域技術(shù)人員也可理解與上述等同的結(jié)構(gòu)或工藝并未脫離本公開的精神及保護范圍內(nèi)，且可在不脫離本公開的精神及范圍內(nèi)，當可作更動、替代與潤飾。