本發(fā)明實施例涉及顯示技術領域，尤其涉及一種陣列基板以及制作方法。

背景技術：

金屬氧化物薄膜晶體管以金屬氧化物半導體層作為薄膜晶體管的有源層材料，由于其具有載流子遷移率高、沉積溫度低以及透明度高等光學特性，成為主流的顯示面板驅動技術。低溫多晶硅薄膜晶體管開關速度高、又如薄膜電路可以做得更薄更小、功耗更低等等。

現有技術中，在周邊電路區(qū)采用低溫多晶硅薄膜晶體管，顯示區(qū)的像素驅動電路用金屬氧化物薄膜晶體管，改善了器件均一性差和漏流等問題。

但是由于目前的制作工藝，在制作金屬氧化物薄膜晶體管的同時，制作了低溫多晶硅薄膜晶體管，導致兩種薄膜晶體管由于各自的最佳膜層厚度不兼容，因此無法實現同時保證金屬氧化物薄膜晶體管和低溫多晶硅薄膜晶體管的各膜層均處于最佳厚度，難以發(fā)揮出最優(yōu)的性能。

技術實現要素：

有鑒于此，本發(fā)明實施例提供一種陣列基板以及制作方法，解決顯示面板中同時形成金屬氧化物薄膜晶體管和低溫多晶硅薄膜晶體管時，兩種類型薄膜晶體管各膜層不兼容的問題，提高了顯示面板的電學性能和穩(wěn)定性。

第一方面，本發(fā)明實施例提供了一種陣列基板，包括：多個第一薄膜晶體管和多個第二薄膜晶體管；所述第一薄膜晶體管和所述第二薄膜晶體管形成于襯底基板的上方；所述第一薄膜晶體管的有源層為低溫多晶硅，所述第二薄膜晶體管的有源層為氧化物半導體；所述第一薄膜晶體管位于所述陣列基板的周邊電路區(qū)，所述第二薄膜晶體管位于所述陣列基板的顯示區(qū)；

所述第一薄膜晶體管的柵極和所述第二薄膜晶體管的柵極位于不同層，且所述第一薄膜晶體管的源漏電極和所述第二薄膜晶體管的源漏電極位于同層。

第二方面，本發(fā)明實施例還提供了一種顯示面板，包括第一方面所述的陣列基板。

第三方面，本發(fā)明實施例還提供了一種陣列基板的制作方法，包括：在襯底基板的上方形成多個第一薄膜晶體管和多個第二薄膜晶體管；

其中，所述第一薄膜晶體管的有源層為低溫多晶硅，所述第二薄膜晶體管的有源層為氧化物半導體；所述第一薄膜晶體管位于所述陣列基板的周邊電路區(qū)，所述第二薄膜晶體管位于所述陣列基板的顯示區(qū)；

所述第一薄膜晶體管的柵極和所述第二薄膜晶體管的柵極位于不同層，且所述第一薄膜晶體管的柵極和所述第二薄膜晶體管的源漏電極位于同層。

本發(fā)明實施例通過提供一種陣列基板及其制作方法，通過將第一薄膜晶體管的柵極和第二薄膜晶體管的柵極位于不同層，同時源漏電極位于同層，可以保證第一薄膜晶體管和第二薄膜晶體管的各膜層的厚度處于各自最優(yōu)的范圍，充分發(fā)揮第一薄膜晶體管和第二薄膜晶體管在陣列基板中最優(yōu)的效果，提高了顯示面板的電學性能和穩(wěn)定性。

附圖說明

通過閱讀參照以下附圖說明所作的對非限制性實施例所作的詳細描述，本發(fā)明的其它特征、目的和優(yōu)點將變得更明顯。

圖1為本發(fā)明實施例提供的一種陣列基板的剖面結構示意圖；

圖2為本發(fā)明實施例提供的又一種陣列基板的剖面結構示意圖；

圖3為本發(fā)明實施例提供的又一種陣列基板的剖面結構示意圖；

圖4為本發(fā)明實施例提供的又一種陣列基板的剖面結構示意圖；

圖5為本發(fā)明實施例提供的又一種陣列基板的剖面結構示意圖；

圖6為本發(fā)明實施例提供的又一種陣列基板的剖面結構示意圖；

圖7為本發(fā)明實施例提供的又一種陣列基板的剖面結構示意圖；

圖8為本發(fā)明實施例提供的又一種陣列基板的剖面結構示意圖；

圖9為本發(fā)明實施例提供的一種顯示面板的剖面結構示意圖；

圖10為本發(fā)明實施例提供的一種陣列基板的制備方法的流程圖。

具體實施方式

下面結合附圖和實施例對本發(fā)明作進一步的詳細說明。可以理解的是，此處所描述的具體實施例僅僅用于解釋本發(fā)明，而非對本發(fā)明的限定。另外還需要說明的是，為了便于描述，附圖中僅示出了與本發(fā)明相關的部分而非全部結構。

本發(fā)明提供了一種陣列基板，包括襯底基板，多個第一薄膜晶體管和多個第二薄膜晶體管；第一薄膜晶體管和第二薄膜晶體管形成于襯底基板的上方；第一薄膜晶體管的有源層為低溫多晶硅，第二薄膜晶體管的有源層為氧化物半導體；第一薄膜晶體管位于陣列基板的周邊電路區(qū)，第二薄膜晶體管位于所述陣列基板的顯示區(qū)。本發(fā)明中，第一薄膜晶體管的柵極和第二薄膜晶體管的柵極位于不同層，且第一薄膜晶體管的源漏電極和第二薄膜晶體管的源漏電極位于同層，可以保證第一薄膜晶體管和第二薄膜晶體管的各膜層的厚度處于各自最優(yōu)的范圍，解決了現有技術中第一薄膜晶體管和第二薄膜晶體管在陣列基板中最佳膜層厚度不兼容的問題，充分發(fā)揮第一薄膜晶體管和第二薄膜晶體管在陣列基板中最優(yōu)的效果。

以上是本發(fā)明的核心思想，下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述。基于本發(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下，所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

圖1為本發(fā)明實施例提供的一種陣列基板的剖面結構示意圖。陣列基板包括襯底基板10，多個第一薄膜晶體管30和多個第二薄膜晶體管50，圖1中示例性地僅示出一個第一薄膜晶體管30和一個第二薄膜晶體管50。第一薄膜晶體管30和第二薄膜晶體管50均形成于襯底基板10的上方；第一薄膜晶體管30的有源層31為低溫多晶硅，第二薄膜晶體管50的有源層52為氧化物半導體；第一薄膜晶體管30位于陣列基板的周邊電路區(qū)A，第二薄膜晶體管50位于陣列基板的顯示區(qū)B。第一薄膜晶體管30的有源層31為低溫多晶硅，這樣的薄膜晶體管電子遷移率較高，符合顯示器件周邊電路區(qū)電子遷移率高，開關速度高的要求。第二薄膜晶體管50的有源層52為氧化物半導體，載流子遷移率較高，可以滿足顯示器件顯示區(qū)對于器件穩(wěn)定性高的需求，對可見光透明、工藝溫度低及可大面積制作等優(yōu)點，將氧化物薄膜晶體管應用于陣列基板的顯示區(qū)，能夠有效提高顯示區(qū)的像素密度、開口率以及亮度，同時還能夠通過提高氧化物薄膜晶體管的穩(wěn)定性提高顯示面板的顯示品質，避免出現畫面殘像或亮度不均勻等問題。需要說明的是，本發(fā)明實施例中第一薄膜晶體管30可以是NMOS晶體管或PMOS晶體管，第二薄膜晶體管50也可以是NMOS晶體管或PMOS晶體管，本發(fā)明實施例對第一薄膜晶體管30以及第二薄膜晶體管50的溝道類型不做限定。

參見圖1，第一薄膜晶體管30的柵極32和第二薄膜晶體管50的柵極51位于不同層，且第一薄膜晶體管30的源漏電極33和第二薄膜晶體管50的源漏電極53位于同層。圖1示例性的設置第一薄膜晶體管30采用頂柵結構，第二薄膜晶體管50采用底柵結構。參見圖1，襯底基板10上依次設置有緩沖層11、第一薄膜晶體管30的有源層31、第一絕緣層12、第一薄膜晶體管30的柵極32、第二絕緣層13、第二薄膜晶體管50的柵極51、第三絕緣層14、第二薄膜晶體管50的有源層52、第一薄膜晶體管30的源漏電極33以及第二薄膜晶體管50的源極和漏極53。

第一薄膜晶體管30的有源層31和第一薄膜晶體管30的柵極32之間的距離可以根據相關從業(yè)人員根據第一薄膜晶體管30的特點調整設置為最優(yōu)的厚度。第二薄膜晶體管50的柵極51以及第二薄膜晶體管50的有源層52之間的第三絕緣層14的厚度同樣可以根據第二薄膜晶體管50的性能要求，設置成最優(yōu)的厚度。這樣的結構設置，既保證了第一薄膜晶體管30的柵極32和第一薄膜晶體管30的源漏電極金屬之間需要較厚的絕緣層的需求，又滿足了第二薄膜晶體管50的柵極51和第二薄膜晶體管50的有源層52之間的絕緣層較薄的需求，保證了第一薄膜晶體管30和第二薄膜晶體管50的各膜層的厚度均可處于各自最優(yōu)的范圍，充分發(fā)揮第一薄膜晶體管30和第二薄膜晶體管50在陣列基板中最優(yōu)的效果，相互之間不受影響。

可選的，緩沖層11和第一絕緣層12可以為無機材料，例如可以為氧化硅和氮化硅，或者還可以是氧化硅和氮化硅的疊層。本領域技術人員可以理解，緩沖層11的材料包括但不限于以上示例。其中，有關緩沖層11的厚度的選取，相關從業(yè)人員可以根據產品的需要自行調整緩沖層11的具體厚度。

可選地，參照圖1，第三絕緣層14包括疊層設置的氮化硅層140和氧化硅層141；其中氧化硅層141與第二薄膜晶體管50的有源層52接觸。由于在一定的溫度條件下，氮化硅層141的氫分子會被激活，如果第二薄膜晶體管50的有源層52直接與氮化硅層141接觸，有源層52容易被氮化硅層141中的氫分子氫化，影響有源層52的電學性能。因此，本發(fā)明實施例設置氧化硅層141和第二薄膜晶體管50的有源層52接觸，而不是氮化硅層140直接與有源層52接觸，可以避免制作過程中氫含量較高的氮化硅層141對有源層52電學性能的影響。

可選地，參照圖1，第二薄膜晶體管50的有源層52和第二薄膜晶體管50的源漏電極53之間設置有刻蝕阻擋層15；刻蝕阻擋層15設置有過孔16，第二薄膜晶體管50的源漏電極53通過過孔16與第二薄膜晶體管50的有源層52連接。

參照圖2示出的本發(fā)明實施例的又一種陣列基板，第二薄膜晶體管50的有源層52上設置有刻蝕阻擋層15；第二薄膜晶體管50的源漏電極53的部分區(qū)域與第二薄膜晶體管50的有源層52直接接觸。

需要說明的是圖1和圖2示出的陣列基板第二薄膜晶體管50的有源層52上設置有刻蝕阻擋層15可以避免刻蝕形成第二薄膜晶體管50的源漏電極53時，刻蝕液對第二薄膜晶體管50的有源層52的影響。

可選地，上述技術方案中的刻蝕阻擋層15的材料包括氧化硅。由于刻蝕阻擋層15直接與第二薄膜晶體管50的有源層52接觸，因此在刻蝕阻擋層15的材料選擇上可以選取氧化硅為代表的無機材料。

可選的，本發(fā)明實施例提供的陣列基板還可以包括多個電容結構。參照圖3，本發(fā)明實施例提供的陣列基板還可以包括多個電容結構40。其中，電容結構40的第一電極41與第一薄膜晶體管30的柵極31同層設置，電容結構40的第二電極42與第二薄膜晶體管50的柵極51同層設置。本實施例中電容結構40的第一電極41與第一薄膜晶體管30的柵極31同層設置，電容結構40的第二電極42與第二薄膜晶體管50的柵極51同層設置，即在制作薄膜晶體管的同時，制作了電容結構40，達到了簡化工藝流程，降低成本的效果。

在上述各實施例的基礎上，例如參見圖4，可選的，第一薄膜晶體管30的源漏電極33以及第二薄膜晶體管50的源漏電極53上設置有保護鈍化層17。

可選地，保護鈍化層17的材料包括氧化硅。保護鈍化層17可以為一層或疊層結構。例如保護鈍化層17還可以包括疊層設置的氮化硅層171和氧化硅層170；其中氧化硅層170與第一薄膜晶體管30的源漏電極33以及第二薄膜晶體管50的源漏電極53接觸。由于保護鈍化層17緊鄰第二薄膜晶體管50，距離第二薄膜晶體管50的有源層52空間位置較近，示例性地，當保護鈍化層17包括疊層設置的氮化硅層171和氧化硅層170的情況下，由于考慮到第二薄膜晶體管50的有源層52為氧化物半導體，被氫化后，電學性能會發(fā)生變化，因此在此設置氧化硅層170與第一薄膜晶體管30的源漏電極33以及第二薄膜晶體管50的源漏電極53接觸。

保護鈍化層17具有優(yōu)良的熱穩(wěn)定性、化學穩(wěn)定性、耐水性、絕緣性、熱膨脹系數小、與有機膜的黏附力極強和不易脫落等優(yōu)點。需要說明的是，本發(fā)明實施例提供的陣列基板可以應用在有機發(fā)光顯示面板中，還可以應用在液晶顯示面板等中。若本發(fā)明實施例提供的陣列基板應用在有機發(fā)光顯示面板中，可選的，陣列基板的保護鈍化層17的上方還可以設置有機平坦層18、陽極19、像素限定層21、發(fā)光器件層20以及陰極22。有機發(fā)光顯示面板在發(fā)光時，在一定的電壓驅動下，電子和空穴分別從陰極22和陽極19注入到發(fā)光器件層20，經過相遇、形成激子并使發(fā)光分子激發(fā)，后者經過輻射弛豫而發(fā)出可見光。

若本發(fā)明實施例提供的陣列基板應用在液晶顯示面板中，參見圖5，陣列基板10的保護鈍化層17的上方還可以設置有機平坦層18和像素電極23。然后通過在陣列基板10和彩膜基板之間填充液晶分子進行壓合、封裝，形成顯示面板。液晶顯示面板以薄膜晶體管作為開關器件，為像素電極和公共電極之間施加一定的電壓驅動信號，控制液晶分子的取向，呈現出顯示圖像。

需要說明的是，上述各實施例中，第一薄膜晶體管各膜層以及第二薄膜晶體管中的各膜層可以根據實際需求選擇合適的厚度范圍。本發(fā)明實施例中，第一薄膜晶體管各膜層以及第二薄膜晶體管中的各膜層可以按照以下厚度范圍設置：

可選地，第三絕緣層中14的氮化硅層的140厚度范圍為50～400nm。

可選地，第三絕緣層14中氧化硅層141的厚度范圍為30～200nm。

可選地，第二薄膜晶體管50的有源層52的厚度范圍為20～100nm。

可選地，刻蝕阻擋層15的厚度為50～250nm。

示例性地，參見圖4，緩沖層11示例性地可以為氧化硅層、氮化硅、氧化硅疊層，厚度依次為500nm、120nm和300nm。第一薄膜晶體管30的有源層31的厚度可以為45nm，第一薄膜晶體管30的第一絕緣層12可以為氧化硅和氮化硅的疊層，厚度依次為80nm和40nm，第一薄膜晶體管30的柵極的厚度為220nm，電容結構40的第一電極41的厚度為220nm，第二絕緣層13氮化硅的厚度為100nm，第一薄膜晶體管30的源漏電極33和第二薄膜晶體管50的源漏電極53可以為Ti、Al、Ti金屬疊層，厚度分別為70nm、400nm和50nm，保護鈍化層17的氧化硅層170的厚度為100nm，氮化硅層171的厚度為150nm，有機平坦層18的厚度為2μm，陽極19示例性地為ITO、Ag、ITO的疊層，厚度分別為80nm、150nm和100nm。

需要說明的是，除了第一薄膜晶體管30采用頂柵結構，第二薄膜晶體管50采用底柵結構外，在其他實施方式中，第一薄膜晶體管和第二薄膜晶體管的底柵結構和頂柵結構的設置還可以進行其他的組合，例如第一薄膜晶體管為底柵結構，第二薄膜晶體管為底柵結構；或者第一薄膜晶體管為底柵結構，第二薄膜晶體管為頂柵結構；或者第一薄膜晶體管為頂柵結構，第二薄膜晶體管為頂柵結構。

圖6示出的陣列基板，與第一薄膜晶體管30為底柵結構，第二薄膜晶體管50為底柵結構。圖7示出的陣列基板，第一薄膜晶體管30為底柵結構，第二薄膜晶體管50為頂柵結構。圖8示出的陣列基板，第一薄膜晶體管30為頂柵結構，第二薄膜晶體管50頂柵結構。

需要說明的是，第一薄膜晶體管30和第二薄膜晶體管50的頂柵結構和底柵結構的選取不同，電容結構40的兩個電極之間的距離會有所不同。本領域技術人員可以根據產品設計的實際需求對第一薄膜晶體管30和第二薄膜晶體管50的結構類型進行選擇。

本發(fā)明實施例還提供一種顯示面板。圖9為本發(fā)明實施例提供的一種顯示面板的結構示意圖。如圖9所示，所述顯示面板包括上述實施例總的所述陣列基板100。本發(fā)明實施例提供的顯示面板包括上述實施例中的陣列基板，因此本發(fā)明實施例提供的顯示面板也具有上述實施例中所描述的有益效果，此處不再贅述。需要說明的是，本發(fā)明實施例提供的顯示面板可以是有機發(fā)光顯示面板，還可以是液晶顯示面板。示例性地，有機發(fā)光顯示面板可以是筆記本電腦、平板電腦或顯示器等任何具有顯示功能的產品或部件。

基于同一構思發(fā)明，本發(fā)明實施例還提供一種陣列基板的制備方法。該制備方法包括：

在襯底基板的上方形成多個第一薄膜晶體管和多個第二薄膜晶體管。其中，所述第一薄膜晶體管的有源層為低溫多晶硅，所述第二薄膜晶體管的有源層為氧化物半導體；所述第一薄膜晶體管位于所述陣列基板的周邊電路區(qū)，所述第二薄膜晶體管位于所述陣列基板的顯示區(qū)。

所述第一薄膜晶體管的柵極和所述第二薄膜晶體管的柵極位于不同層，且所述第一薄膜晶體管的柵極和所述第二薄膜晶體管的源漏電極位于同層。

本發(fā)明實施例提供的一種陣列基板的制備方法，通過在襯底基板的上方形成多個第一薄膜晶體管和多個第二薄膜晶體管。第一薄膜晶體管的柵極和第二薄膜晶體管的柵極位于不同層，且第一薄膜晶體管的源漏電極和第二薄膜晶體管的源漏電極位于同層，可以保證第一薄膜晶體管和第二薄膜晶體管的各膜層的厚度處于各自最優(yōu)的范圍，解決了現有技術中第一薄膜晶體管和第二薄膜晶體管在陣列基板中最佳膜層厚度不兼容的問題，充分發(fā)揮第一薄膜晶體管和第二薄膜晶體管在陣列基板中最優(yōu)的效果。

可選地，以圖3示出的陣列基板的剖面結構示意圖為例，本發(fā)明實施例提供的一種陣列基板的制作方法，在襯底基板的上方形成多個第一薄膜晶體管和多個第二薄膜晶體管的同時，還包括：

形成多個電容結構40；

其中，在形成所述第一薄膜晶體管30的柵極32的同時形成所述電容結構40的第一電極41；在形成所述第二薄膜晶體管50的柵極51的同時形成所述電容結構40的第二電極42。

設置電容結構40的好處是為了顯示面板在發(fā)光的過程中，有利于驅動電位的保持。并且本實施例中電容結構40的第一電極41與第一薄膜晶體管30的柵極32同層設置，電容結構40的第二電極42與第二薄膜晶體管50的柵極51同層設置，即在制作薄膜晶體管的時候，同時制作了電容結構40，達到了簡化工藝流程，降低成本的效果。

以圖3為例，圖10為本發(fā)明實施例提供的一種陣列基板的制作方法的流程示意圖。在襯底基板10的上方形成多個第一薄膜晶體管30和多個第二薄膜晶體管50的方法包括：

步驟101、在襯底基板上形成緩沖層。

在襯底基板10上形成緩沖層11。襯底基板10示例性地可以為柔性襯底，材料例如可以選擇聚酰亞胺。示例性地，緩沖層11可以為氧化硅和氮化硅，或者還可以是氧化硅和氮化硅的疊層。

步驟102、在緩沖層所在膜層上方形成第一薄膜晶體管的有源層。

在緩沖層11所在膜層上，形成一層有源層，經過圖案化形成第一薄膜晶體管30的有源層31。

步驟103、在第一薄膜晶體管的有源層所在膜層上方形成第一絕緣層。

在第一薄膜晶體管30的有源層31所在膜層上方形成第一絕緣層13。示例性地，第一絕緣層13是一種或者多種無機材料的疊層。

步驟104、在第一絕緣層所在膜層上方形成第一薄膜晶體管的柵極。

在第一絕緣層13所在膜層上方形成第一薄膜晶體管30的柵極。

步驟105、在第一薄膜晶體管的柵極所在膜層上方形成第二絕緣層。

在第一薄膜晶體管30的柵極32所在膜層上方形成第二絕緣層13。

步驟106、在第二絕緣層所在膜層上方形成第二薄膜晶體管的柵極。

在第二絕緣層13所在膜層上方形成第二薄膜晶體管50的柵極51。

步驟107、在第二薄膜晶體管的柵極所在膜層上方形成第三絕緣層。

在第二薄膜晶體管50的柵極51所在膜層上方形成第三絕緣層14。第三絕緣層14為第二薄膜晶體管50提供柵氧層。

步驟108、在第三絕緣層所在膜層上方形成第二薄膜晶體管的有源層。

在第三絕緣層14所在膜層上方形成第二薄膜晶體管50的有源層52。

步驟109、在第二薄膜晶體管的有源層所在膜層上方形成第一薄膜晶體管的源漏電極以及第二薄膜晶體管的源漏電極。

在第二薄膜晶體管50的有源層52所在膜層上方形成第一薄膜晶體管30的源漏電極33以及第二薄膜晶體管50的源漏電極53。源漏電極的電極材料示例性地，可以為Ti和Al的金屬疊層。

可選地，第三絕緣層14包括疊層設置的氮化硅層140和氧化硅層141；

在第二薄膜晶體管50的柵極51所在膜層上方形成第三絕緣層14包括：在第二薄膜晶體管50的柵極51所在膜層上方依次形成氮化硅層140和氧化硅層141，以使第三絕緣層中的所述氧化硅層141與第二薄膜晶體管50的有源層52接觸。

形成第三絕緣層14的順序是，先形成氮化硅層140，再形成氧化硅141。形成氧化硅141后，在一定的溫度條件下對第一薄膜晶體管進行氫化處理，即在高溫的條件下，第三絕緣層14的氮化硅層140中的氫被激活，高溫擴散到第一薄膜晶體管30的有源層31中。氫化完成之后，再形成第二薄膜晶體管50的有源層52。本發(fā)明實施例設置氧化硅層141和第二薄膜晶體管50的有源層52接觸，而不是氮化硅層140直接與有源層52接觸，可以避免第一薄膜晶體管氫化過程中氫含量較高的氮化硅層140的氫分子會被激活后，激活的氫離子影響第二薄膜晶體管50中氧化物半導體有源層52的電學性能。

可選地，參見圖1，在步驟109之前，第二薄膜晶體管50的有源層52所在膜層上方形成第一薄膜晶體管30的源漏電極33以及第二薄膜晶體管50的源極和漏極53之前，還包括：

在第二薄膜晶體管50的有源層52上形成刻蝕阻擋層15，刻蝕刻蝕阻擋層15形成過孔，以使第二薄膜晶體管的源漏電極通過過孔與第二薄膜晶體管50的有源層52連接。

參見圖2，可選地，在步驟109之前，第二薄膜晶體管50的有源層52所在膜層上方形成所述第一薄膜晶體管30的源漏電極33以及所述第二薄膜晶體管50的源極和漏極53之前，還包括：

在所述第二薄膜晶體管50的有源層52上形成刻蝕阻擋層15，以使所述第二薄膜晶體管50的源極漏和極53的部分區(qū)域與所述第二薄膜晶體管50的有源層52直接接觸。

需要說明的是圖3和圖4示出的陣列基板第二薄膜晶體管50的有源層52上設置有刻蝕阻擋層15的作用均是為了保護第二薄膜晶體管50的有源層52，可以避免對源漏金屬進行刻蝕時，刻蝕液對有源層的腐蝕。

可選地，刻蝕阻擋層15的材料包括氧化硅。由于刻蝕阻擋層15直接與第二薄膜晶體管50的有源層52接觸，因此在刻蝕阻擋層15的材料選擇上可以選取氧化硅為代表的無機材料。

可選地，以圖5為例，在步驟109之后，所述第二薄膜晶體管50的有源層52所在膜層上方形成所述第一薄膜晶體管30的源漏電極33以及所述第二薄膜晶體管50的源漏電極53之后，還包括：

在所述第一薄膜晶體管30的源漏電極33以及所述第二薄膜晶體管50的源漏電極53上方形成保護鈍化層17。

可選地，所述保護鈍化層17的材料包括氧化硅。

可選地，所述保護鈍化層17包括疊層設置的氮化硅層171和氧化硅層170；

在所述第一薄膜晶體管30的源漏電極33以及所述第二薄膜晶體管50的源漏電極53上方形成保護鈍化層17包括：

在所述第一薄膜晶體管30的源漏電極33以及所述第二薄膜晶體管50的源漏電極53上方依次形成氮化硅層171和氧化硅層170；其中所述保護鈍化層17中的所述氧化硅層170與所述第一薄膜晶體管30的源漏電極33以及所述第二薄膜晶體管50的源漏電極53接觸。

保護鈍化層具有優(yōu)良的熱穩(wěn)定性、化學穩(wěn)定性、耐水性、絕緣性、熱膨脹系數小、與有機膜的黏附力極強和不易脫落等優(yōu)點。需要說明的是，示例性地，在保護鈍化層17的上方為有機平坦層18、陽極19、發(fā)光器件層20、像素限定層21以及陰極22。

可選地，在步驟107之后，步驟108之前，在所述第二薄膜晶體管50的柵極51所在膜層上方形成第三絕緣層14之后，在第三絕緣層14所在膜層上方形成所述第二薄膜晶體管50的有源層52之前，還包括：在一定的溫度條件下對第一薄膜晶體管進行氫化處理，即在高溫的條件下，第三絕緣層14的氮化硅層140中的氫被激活，高溫擴散到第一薄膜晶體管30的有源層31中。氫化完成之后，再形成第二薄膜晶體管50的有源層52。氫化之后的第一薄膜晶體管30的電學性能得到提升。本發(fā)明實施例設置氧化硅層141和第二薄膜晶體管50的有源層52接觸，而不是氮化硅層140直接與有源層52接觸，可以避免第一薄膜晶體管氫化過程中氫含量較高的氮化硅層140的氫分子會被激活后，激活的氫離子影響第二薄膜晶體管50中氧化物半導體有源層52的電學性能。

可選地，氫化處理的溫度大于300℃。氮化硅的氫被激活，可以擴散對第一薄膜晶體管中的低溫多晶硅進行氫化。

可選地，由于金屬氧化物對大于350℃的溫度環(huán)境中，容易失去半導體材料固有的電學特性，在所述第三絕緣層14所在膜層上方形成所述第二薄膜晶體管50的有源層52之后的制作方法中的制作溫度小于或者等于350℃。

可選地，保護鈍化層17中的氮化硅層141的制作溫度小于等于300℃。保護鈍化層中17的氮化硅層141的制作溫度小于等于300℃，是因為在大于300℃的溫度環(huán)境中，氮化硅中氫會被激活，容易氫化與保護鈍化層臨近的第二薄膜晶體管中的金屬氧化物半導體層。

可選地，以圖6示出的陣列基板為例，與第一薄膜晶體管30為底柵結構，第二薄膜晶體管50為底柵結構。圖6示出的陣列基板的制作方法包括：在襯底基板60上形成緩沖層61；在緩沖層61膜層上方形成第一薄膜晶體管的柵極32；在第一薄膜晶體管30的柵極32所在膜層上方形成第四絕緣層62；在第四絕緣層62所在膜層上方形成第一薄膜晶體管30的有源層31；在第一薄膜晶體管30的有源層31所在膜層上方形成第五絕緣層63；在第五絕緣層63所在膜層上方形成第二薄膜晶體管的柵極51；在第二薄膜晶體管50的柵極51所在膜層上方形成第六絕緣層64；第六絕緣層64包括疊層設置的氮化硅層640和氧化硅層641，其中氧化硅層641與第二薄膜晶體管50的有源層52接觸；在第六絕緣層64所在膜層上方形成第二薄膜晶體管50的有源層52；在第二薄膜晶體管的有源層52所在膜層上方形成第一薄膜晶體管的源漏電極33以及第二薄膜晶體管的源漏電極53?？蛇x地，在第二薄膜晶體管的有源層52所在膜層上方形成第一薄膜晶體管的源漏電極33以及第二薄膜晶體管的源漏電極53之前，在第二薄膜晶體管的有源層52上方形成刻蝕阻擋層66。

可選地，以圖7示出的陣列基板為例，第一薄膜晶體管30為底柵結構，第二薄膜晶體管50為頂柵結構。圖7示出的陣列基板的制作方法包括：在襯底基板70上形成緩沖層71；在緩沖層71膜層上方形成第一薄膜晶體管30的柵極32；在第一薄膜晶體管30的柵極32所在膜層上方形成第七絕緣層72；在第七絕緣層72所在膜層上方形成第一薄膜晶體管30的有源層31；在第一薄膜晶體管30的有源層31所在膜層上方形成第八絕緣層73，第八絕緣層73包括疊層設置的氮化硅層730和氧化硅層731，其中氧化硅層731與第二薄膜晶體管50的有源層52接觸；在第八絕緣層73所在膜層上方形成第二薄膜晶體管50的有源層51；在第二薄膜晶體管50的有源層51的所在膜層上方形成第九絕緣層74，第九絕緣層74包括疊層設置的氧化硅層740和氮化硅層741，其中氧化硅層740 與第二薄膜晶體管50的有源層52接觸；在第二薄膜晶體管50的第九絕緣層74所在膜層上方形成第二薄膜晶體管50的柵極52；在第二薄膜晶體管50的柵極52所在膜層上方形成第十絕緣層75；在第十絕緣層75所在膜層上方形成第一薄膜晶體管30的源漏電極33以及第二薄膜晶體管50的源漏電極53。

可選地，以圖8示出的陣列基板為例，第一薄膜晶體管30為頂柵結構，第二薄膜晶體管50為頂柵結構。圖8示出的陣列基板的制作方法包括：在襯底基板80上形成緩沖層81；在緩沖層81所在膜層上方形成第一薄膜晶體管30的有源層31；在第一薄膜晶體管30的有源層31所在膜層上方形成第十一絕緣層82；在第十一絕緣層82所在膜層上方形成第一薄膜晶體管30的柵極32；在第一薄膜晶體管30的柵極32所在膜層上方形成第十二絕緣層83，第十二絕緣層83包括疊層設置的氮化硅層830和氧化硅層831，其中氧化硅層831與第二薄膜晶體管50的有源層52接觸；在第十二絕緣層83所在膜層上方形成第二薄膜晶體管50的有源層52；在第二薄膜晶體管50的有源層52的所在膜層上方形成第十三絕緣層84，第十三絕緣層84包括疊層設置的氧化硅層840和氮化硅層841，其中氧化硅層840與第二薄膜晶體管50的有源層52接觸；在第二薄膜晶體管50的第十三絕緣層84所在膜層上方形成第二薄膜晶體管50的柵極51；在第二薄膜晶體管50的柵極51所在膜層上方形成第十四絕緣層85；在第十四絕緣層85所在膜層上方形成第一薄膜晶體管30的源漏電極33以及第二薄膜晶體管50的源漏電極53。

圖6、圖7和圖8示出的陣列基板，與圖6中示出的陣列基板不同的是，第一薄膜晶體管30和第二薄膜晶體管50的頂柵和底柵的選取是不同的，隨之而來的則是，電容結構40以及薄膜晶體管的寄生電容會有不同。共同點則是，由于第一薄膜晶體管30和第二薄膜晶體管50的柵極同層，源漏電極也是同層，第一薄膜晶體管30和第二薄膜晶體管50的柵極位于不同層，同時源漏電極位于同層，可以保證第一薄膜晶體管30和第二薄膜晶體管50的各膜層的厚度處于各自最優(yōu)的范圍，這樣才能夠充分發(fā)揮第一薄膜晶體管30和第二薄膜晶體管50在陣列基板中最優(yōu)的效果，相互之間不受影響。需要說明的是，圖6、圖7和圖8示出的陣列基板中的電容結構40示例性地，第一電極41與第一薄膜晶體管30的柵極32同層設置，電容結構40的第二電極42與第二薄膜晶體管50的柵極51同層設置。相關從業(yè)人員也可以根據實際需要將電容結構40的兩個電極和陣列基板中的其它金屬層同層制作，在此并不作限定。將電容結構40的兩個電極和陣列基板的金屬層同層制作是為了簡化工藝，節(jié)省成本。至于與電極同層制作的金屬層的選擇可以根據陣列基板中所需電容的大小自行選擇。當選擇的與電容結構的兩個電極同層制作的金屬層不同時，會導致電容結構的兩個電極之間的距離不同，從而影響電容值的大小。

本發(fā)明實施例提供的一種陣列基板及其制備方法，通過在襯底基板的上方形成多個第一薄膜晶體管和多個第二薄膜晶體管。第一薄膜晶體管位于陣列基板的周邊電路區(qū)，被用于為驅動電路提供時序信號，其中第一薄膜晶體管的有源層為低溫多晶硅，這樣的薄膜晶體管電子遷移率較高，符合顯示器件周邊電路區(qū)電子遷移率高，電學性能快的要求。第二薄膜晶體管位于陣列基板的顯示區(qū)，用于為顯示區(qū)提供驅動信號。第二薄膜晶體管的有源層為氧化物半導體，具有載流子遷移率較高、電學性能均一性好，可以滿足顯示器件顯示區(qū)對于器件穩(wěn)定性高的需求，對可見光透明、工藝溫度低及可大面積制作等優(yōu)點，將金屬氧化物薄膜晶體管應用于陣列基板的顯示區(qū)，能夠有效提高顯示區(qū)的像素密度、開口率以及亮度，同時還能夠通過提高金屬氧化物薄膜晶體管的穩(wěn)定性提高顯示面板的顯示品質，避免出現畫面殘像或亮度不均勻等問題。在制作的過程中，將第一薄膜晶體管的柵極和第二薄膜晶體管的柵極位于不同層，且第一薄膜晶體管的柵極和第二薄膜晶體管的源漏電極位于同層?？梢员ＷC第一薄膜晶體管和第二薄膜晶體管的各膜層的厚度處于各自最優(yōu)的范圍，解決了現有技術中第一薄膜晶體管和第二薄膜晶體管在陣列基板中最佳膜層厚度不兼容的問題，充分發(fā)揮第一薄膜晶體管和第二薄膜晶體管在陣列基板中最優(yōu)的效果。

注意，上述僅為本發(fā)明的較佳實施例及所運用技術原理。本領域技術人員會理解，本發(fā)明不限于這里所述的特定實施例，對本領域技術人員來說能夠進行各種明顯的變化、重新調整和替代而不會脫離本發(fā)明的保護范圍。因此，雖然通過以上實施例對本發(fā)明進行了較為詳細的說明，但是本發(fā)明不僅僅限于以上實施例，在不脫離本發(fā)明構思的情況下，還可以包括更多其他等效實施例，而本發(fā)明的范圍由所附的權利要求范圍決定。