本發(fā)明涉及半導(dǎo)體和新型非馮諾依曼計(jì)算技術(shù)領(lǐng)域,具體涉及一種支持非易失“與非”邏輯的三端憶阻器及實(shí)現(xiàn)方法。
背景技術(shù):
憶阻器是一種具有記憶功能的非線性電阻。1971年,美籍華裔科學(xué)家蔡少棠在研究電壓、電流、磁通量、電荷四者之間的關(guān)系時(shí),發(fā)現(xiàn)除電阻器、電感器、電容器之外,還應(yīng)該存在有一種基本的無(wú)源電子器件,將其命名為憶阻器,并指出憶阻器代表了電荷量和磁通量之間的關(guān)系。由于當(dāng)時(shí)納米技術(shù)還不夠成熟,憶阻器的研究因此被擱淺。直到2008年,惠普公司在《自然》雜志上發(fā)表文章,報(bào)道其成功研制出了世界首個(gè)憶阻器,至此其優(yōu)異性能受到廣泛的關(guān)注。憶阻器具有簡(jiǎn)單的“三明治”結(jié)構(gòu),在可微縮性、工藝兼容性、響應(yīng)速度等方面具有明顯的優(yōu)勢(shì),并能夠出色完成存儲(chǔ)、處理信息的雙重功能。
基于憶阻器實(shí)現(xiàn)非易失邏輯功能近年來(lái)受到廣泛的關(guān)注,逐漸成為新的研究熱點(diǎn)。傳統(tǒng)計(jì)算機(jī)由于采用分離的存儲(chǔ)、計(jì)算單元,面臨性能、功耗等多重挑戰(zhàn)。而基于憶阻器的非易失邏輯單元具有小尺寸、低功耗等特點(diǎn),且能融合存儲(chǔ)與計(jì)算功能,有望克服馮諾依曼瓶頸,降低數(shù)據(jù)交互所產(chǎn)生的能量、時(shí)間耗費(fèi)。因此有望突破傳統(tǒng)計(jì)算架構(gòu)的速度和能耗瓶頸,進(jìn)而推動(dòng)新一代高能效計(jì)算的發(fā)展。
目前,基于憶阻器實(shí)現(xiàn)非易失邏輯功能的研究已經(jīng)有了階段性的進(jìn)展。但當(dāng)前采用憶阻器實(shí)現(xiàn)“與非”等完備性邏輯往往需要多個(gè)憶阻器單元搭建成憶阻器邏輯電路,或者需要單個(gè)憶阻器單元通過(guò)大量的邏輯步驟來(lái)實(shí)現(xiàn)(≥3步),因此不利于其應(yīng)用于較大規(guī)模的邏輯電路或?qū)崿F(xiàn)復(fù)雜邏輯級(jí)聯(lián)。本發(fā)明僅使用單個(gè)新型三端憶阻器,在2步之內(nèi)即可實(shí)現(xiàn)邏輯功能完備的“與非”邏輯門(mén),為非易失邏輯器件的發(fā)展提供了重要突破。
技術(shù)實(shí)現(xiàn)要素:
為了解決以上現(xiàn)有技術(shù)中存在的問(wèn)題,本發(fā)明提出了一種支持非易失“與非”邏輯的三端憶阻器及實(shí)現(xiàn)方法。
本發(fā)明的一個(gè)目的在于提出一種支持非易失“與非”邏輯的三端憶阻器。
本發(fā)明的支持非易失“與非”邏輯的三端憶阻器包括:襯底、底電極、阻變層、頂電極、絕緣調(diào)制層和調(diào)制電極;其中,在襯底上定義出底電極的圖形,在襯底上依次形成底電極、阻變層和頂電極,底電極、阻變層和頂電極形成mim(金屬-絕緣體-金屬)納米堆垛結(jié)構(gòu);在襯底和mim納米堆垛結(jié)構(gòu)上形成絕緣調(diào)制層,絕緣調(diào)制層覆蓋襯底、mim納米堆垛結(jié)構(gòu)的頂面和兩個(gè)側(cè)壁;在絕緣調(diào)制層上形成調(diào)制電極及與其相連接的調(diào)制電極引出端,調(diào)制電極環(huán)繞mim納米堆垛結(jié)構(gòu);在絕緣調(diào)制層、頂電極和阻變層中形成底電極引出孔,底電極引出孔暴露出來(lái)的那部分底電極作為底電極引出端;在絕緣調(diào)制層中形成頂電極引出孔,并在絕緣調(diào)制層上形成頂電極引出端,在頂電極引出孔中淀積金屬?gòu)亩鴮㈨旊姌O連接至頂電極引出端;調(diào)制電極通過(guò)絕緣調(diào)制層與阻變層在側(cè)壁發(fā)生作用;將分別施加在頂電極和調(diào)制電極的電壓信號(hào)定義為邏輯輸入變量,高電平為邏輯“1”,低電平為邏輯“0”,將在電學(xué)操作之后的電阻狀態(tài)定義為邏輯輸出變量,高電阻為邏輯“1”,低電阻為邏輯“0”;只有在調(diào)制電極和頂電極同時(shí)施加高電壓時(shí),兩個(gè)疊加電場(chǎng)共同作用,使得阻變層中的離子發(fā)生輸運(yùn),形成局域的導(dǎo)電通道,導(dǎo)致電阻降低,由高阻態(tài)轉(zhuǎn)變?yōu)榈妥钁B(tài),邏輯運(yùn)算的結(jié)果通過(guò)電阻狀態(tài)以非易失的形式存儲(chǔ)在三端憶阻器當(dāng)中,從而實(shí)現(xiàn)非易失“與非”邏輯功能。
襯底為硅襯底或柔性有機(jī)材料襯底。
頂電極、底電極和調(diào)制電極由金屬材料通過(guò)半導(dǎo)體cmos工藝實(shí)現(xiàn)。頂電極、底電極和調(diào)制電極可采用多種金屬材料,如ti、al、au、w、cu、pt和tin中的一種;厚度為20nm~200nm。
阻變層采用taox、hfox、tiox或者srtio3,厚度在5nm~100nm之間;或者采用有機(jī)材料,如parylene等,厚度在30nm~500nm之間。
絕緣調(diào)制層采用sio2、tio2、al2o3、hfo2或ta2o5,厚度在5~200nm之間。
本發(fā)明的另一個(gè)目的在于提供一種支持非易失“與非”邏輯的三端憶阻器的實(shí)現(xiàn)方法。
本發(fā)明的支持非易失“與非”邏輯的三端憶阻器的實(shí)現(xiàn)方法,包括以下步驟:
1)將施加在頂電極和調(diào)制電極的電壓信號(hào)作為邏輯輸入變量,高電平為邏輯“1”,低電平為邏輯“0”,將在電學(xué)操作之后的三端憶阻器的電阻作為邏輯輸出變量,高電阻為邏輯“1”,低電阻為邏輯“0”;
2)向頂電極施加邏輯初始化脈沖,邏輯初始化脈沖為反向電壓,將三端憶阻器初始化至高阻態(tài),即邏輯“1”;
3)向頂電極施加讀電壓脈沖,讀取流經(jīng)三端憶阻器的頂電極和底電極之間的脈沖電流,從而判斷三端憶阻器在進(jìn)行運(yùn)算之前的邏輯狀態(tài);
4)將當(dāng)前的邏輯輸入值(p、q)以脈沖形式分別輸入三端憶阻器的頂電極和調(diào)制電極,進(jìn)行非易失邏輯運(yùn)算;
5)向頂電極施加讀電壓脈沖,讀取流經(jīng)三端憶阻器的頂電極和底電極之間的脈沖電流,判斷三端憶阻器在進(jìn)行運(yùn)算之后的邏輯狀態(tài),從而得出邏輯運(yùn)算結(jié)果,并且邏輯運(yùn)算結(jié)果通過(guò)電阻狀態(tài)以非易失的形式存儲(chǔ)在三端憶阻器當(dāng)中。
其中,在步驟3)中,讀電壓脈沖的幅值小于邏輯初始化脈沖。
在步驟5)中,只有在調(diào)制電極和頂電極同時(shí)施加高電壓,即兩個(gè)邏輯輸入同時(shí)為“1”時(shí),兩個(gè)疊加電場(chǎng)共同作用,阻變層中的離子發(fā)生輸運(yùn),形成局域的導(dǎo)電通道,導(dǎo)致電阻降低,由高阻態(tài)轉(zhuǎn)變?yōu)榈妥钁B(tài),邏輯輸出為“0”,從而實(shí)現(xiàn)非易失“與非”邏輯功能。
本發(fā)明的優(yōu)點(diǎn):
本發(fā)明采用底電極、阻變層和頂電極形成mim納米堆垛結(jié)構(gòu),再覆蓋絕緣調(diào)制層,在絕緣調(diào)制層上形成調(diào)制電極,調(diào)制電極環(huán)繞mim納米堆垛結(jié)構(gòu);只有在調(diào)制電極和頂電極同時(shí)施加高電壓時(shí),兩個(gè)疊加電場(chǎng)共同作用,阻變層中的離子發(fā)生輸運(yùn),形成局域的導(dǎo)電通道,導(dǎo)致電阻降低,由高阻態(tài)轉(zhuǎn)變?yōu)榈妥钁B(tài),邏輯運(yùn)算的結(jié)果通過(guò)電阻狀態(tài)以非易失的形式存儲(chǔ)在三端憶阻器當(dāng)中,從而實(shí)現(xiàn)非易失“與非”邏輯功能;本發(fā)明中的非易失“與非”邏輯門(mén)實(shí)現(xiàn)僅需單個(gè)三端憶阻器,有利于提高非易失電路集成密度,降低邏輯級(jí)聯(lián)的復(fù)雜度,并有利于降低電路的功耗。此外,本發(fā)明涉及的三端憶阻器制備工藝與傳統(tǒng)cmos工藝相兼容。
附圖說(shuō)明
圖1為本發(fā)明的支持非易失“與非”邏輯的三端憶阻器的一個(gè)實(shí)施例的示意圖;
圖2為本發(fā)明的支持非易失“與非”邏輯的三端憶阻器的實(shí)現(xiàn)方法的一個(gè)實(shí)施例的輸入電壓波形圖;
圖3為本發(fā)明的支持非易失“與非”邏輯的三端憶阻器的一個(gè)實(shí)施例的運(yùn)算結(jié)果圖,其中,(a)為輸入為(0,0),(b)為輸入為(0,1),(c)為輸入為(1,0),(d)為輸入為(1,1)。
具體實(shí)施方式
下面結(jié)合附圖,通過(guò)具體實(shí)施例,進(jìn)一步闡述本發(fā)明。
如圖1所示,本實(shí)施例的支持非易失“與非”邏輯的三端憶阻器包括:襯底1、底電極3、阻變層4、頂電極5、絕緣調(diào)制層2和調(diào)制電極6;其中,在襯底1上定義出底電極3的圖形,在襯底1上依次形成底電極3、阻變層4和頂電極5,底電極3、阻變層4和頂電極5形成mim(金屬-絕緣體-金屬)納米堆垛結(jié)構(gòu);在襯底1和mim納米堆垛結(jié)構(gòu)上形成絕緣調(diào)制層2,絕緣調(diào)制層2覆蓋襯底1、mim納米堆垛結(jié)構(gòu)的頂面和兩個(gè)側(cè)壁;在絕緣調(diào)制層2上形成調(diào)制電極6以及與其相連接的調(diào)制電極引出端61,調(diào)制電極6環(huán)繞mim納米堆垛結(jié)構(gòu);在絕緣調(diào)制層2、頂電極5和阻變層4中形成底電極引出孔,底電極引出孔暴露出來(lái)的那部分底電極作為底電極引出端31;在絕緣調(diào)制層2中形成頂電極引出孔,并在絕緣調(diào)制層上形成頂電極引出端51,在頂電極引出孔淀積金屬?gòu)亩鴮㈨旊姌O5連接至頂電極引出端51。調(diào)制電極通過(guò)絕緣調(diào)制層與阻變層在側(cè)壁發(fā)生作用。
“與非”門(mén)真值表如下表所示:
本實(shí)施例的支持非易失“與非”邏輯的三端憶阻器的實(shí)現(xiàn)方法,包括以下步驟:
1)將施加在頂電極和調(diào)制電極的電壓信號(hào)作為邏輯輸入變量,分別為p和q,高電平為邏輯“1”,低電平為邏輯“0”,將在三端憶阻器的阻值作為邏輯輸出變量s,高電阻為邏輯“1”,低電阻為邏輯“0”;
2)向頂電極施加邏輯初始化脈沖v0,邏輯初始化脈沖為反向電壓,將三端憶阻器初始化至高阻態(tài),即邏輯“1”;
3)向頂電極施加讀電壓脈沖v1,同時(shí)讀取流經(jīng)三端憶阻器的頂電極和底電極之間的脈沖電流,從而判斷三端憶阻器在進(jìn)行運(yùn)算之前的邏輯狀態(tài);
4)將當(dāng)前的邏輯輸入值(p、q)以脈沖形式分別輸入三端憶阻器的頂電極和調(diào)制電極,分別為v2和v3,進(jìn)行非易失邏輯運(yùn)算步驟;
5)向頂電極施加讀電壓脈沖v1,讀取流經(jīng)三端憶阻器的頂電極和底電極之間的脈沖電流,判斷三端憶阻器在進(jìn)行運(yùn)算之后的邏輯狀態(tài),從而得出邏輯運(yùn)算結(jié)果,并且邏輯運(yùn)算結(jié)果通過(guò)電阻狀態(tài)以非易失的形式存儲(chǔ)在三端憶阻器當(dāng)中:
本實(shí)施例的輸入電壓波形圖如圖2所示。在圖2中,t1為輸入電壓脈沖的脈寬,t2為輸入電壓脈沖之間的時(shí)間間隔。
如圖3(a)~(c)所示,當(dāng)邏輯輸入變量(p,q)為(p=0,q=0)、(p=0,q=1)、(p=1,q=0)時(shí),三端憶阻器的頂電極和調(diào)制電極所施加的電壓至多只有一個(gè)為高電平,三端憶阻器的狀態(tài)無(wú)法改變,邏輯操作后仍處于高阻態(tài),即邏輯“1”;當(dāng)邏輯輸入變量(p,q)為(p=1,q=1)時(shí),如圖3(d)所示,頂電極和調(diào)制電極所施加的電壓同時(shí)為高電平,三端憶阻器的狀態(tài)由高阻態(tài)轉(zhuǎn)變?yōu)榈妥钁B(tài),只有頂電極和調(diào)制電極同時(shí)施加高電壓時(shí),阻變層形成了導(dǎo)電通道,導(dǎo)致電阻降低,邏輯操作后器件輸出狀態(tài)為“0”,因此實(shí)現(xiàn)了非易失“與非”邏輯門(mén)功能。
最后需要注意的是,公布實(shí)施例的目的在于幫助進(jìn)一步理解本發(fā)明,但是本領(lǐng)域的技術(shù)人員可以理解:在不脫離本發(fā)明及所附的權(quán)利要求的精神和范圍內(nèi),各種替換和修改都是可能的。因此,本發(fā)明不應(yīng)局限于實(shí)施例所公開(kāi)的內(nèi)容,本發(fā)明要求保護(hù)的范圍以權(quán)利要求書(shū)界定的范圍為準(zhǔn)。