專利名稱：功率放大電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及采用場(chǎng)效應(yīng)晶體管(以下稱FET)的高頻功率放大電路。
在最近的數(shù)字通信技術(shù)中，已知有采用GaAs等化合物半導(dǎo)體作為高頻放大用的FET。當(dāng)采用FET進(jìn)行功率放大時(shí)，通過將該FET的源電極接地、并在漏電極及柵電極上分別施加漏偏壓VDD及柵偏壓VGG，設(shè)定固定的偏置點(diǎn)。如在柵電極疊加輸入高頻信號(hào)，則可從漏電極得到放大后的高頻輸出信號(hào)。
其次，為使功率放大電路的增益最大，必須從信號(hào)源取出盡可能大的功率(最大可用功率)，并將其供給FET。為此，要在信號(hào)源與FET的柵電極之間插入輸入匹配電路。這時(shí)，重要的是在輸入匹配電路與FET的連接點(diǎn)實(shí)現(xiàn)共軛阻抗匹配，以免發(fā)生高頻信號(hào)的反射。
在由柵偏壓發(fā)生電路生成的柵偏壓VGG中，一般存在著由溫度引起的變化，即溫度系數(shù)。因此，如FET的偏置點(diǎn)因周圍溫度的變化而移動(dòng)，則功率增益、輸出畸變等將會(huì)發(fā)生變化。另一方面，采用了化合物半導(dǎo)體的FET的跨導(dǎo)gm、閾值電壓Vth、漏電流ID等直流特性也存在溫度系數(shù)。特別是閾值電壓Vth的溫度系數(shù)，由于使傳輸特性，即柵壓對(duì)漏電流的特性曲線(VG-ID曲線)漂移，所以與上述柵偏壓VGG的溫度系數(shù)那樣，同樣會(huì)成為使偏置點(diǎn)移動(dòng)的原因。


圖11示出施加在現(xiàn)有FET的柵電極上的柵偏壓VGG及該FET本身的閾值電壓Vth各自隨溫度T的變化而發(fā)生變化的示例。一般說來，當(dāng)采用FET進(jìn)行信號(hào)放大時(shí)，例如，首先要設(shè)定在某溫度T0的條件下與FET的閾值電壓Vth0′相等的柵偏壓VGG。就是說，要使溫度T0時(shí)Vth0′＝VGG0成立?？墒?，隨著溫度T變化為T1和T2、T3，則改變?yōu)閂th1′≠VGG1、Vth2′≠VGG2、Vth3′≠VGG3。圖12示出在與圖11的變化對(duì)應(yīng)的FET的傳輸特性(VG-ID曲線)上的偏置點(diǎn)的移動(dòng)情況。在按溫度T0時(shí)Vth0′＝VGG0的條件決定的偏置點(diǎn)上，漏電流為ID0。然而，隨著溫度T變化為T1和T2、T3，偏置點(diǎn)如圖所示移動(dòng)，結(jié)果，漏偏流變?yōu)镮D1、ID2、ID3。圖13示出隨著溫度T的變化，偏置點(diǎn)的漏電流ID大幅度變化的情況。就是說，在現(xiàn)有的功率放大電路中，存在著高頻輸出信號(hào)的波形會(huì)隨溫度變化的問題。
無論是輸入匹配電路的輸出阻抗，還是FET的輸入阻抗，一般都存在溫度系數(shù)。如因溫度的變化而發(fā)生兩個(gè)阻抗的不匹配，則會(huì)在輸入匹配電路與FET的連接點(diǎn)上出現(xiàn)高頻信號(hào)的反射變大，結(jié)果將會(huì)使功率增益、輸出畸變等發(fā)生變化。
本發(fā)明的目的是降低在采用FET的功率放大電路時(shí)放大特性隨溫度的變化。
本發(fā)明著眼于，通過改變采用化合物半導(dǎo)體的FET的柵電極的長軸配置方向，能夠任意控制該FET的閾值電壓的溫度系數(shù)及該FET的輸入阻抗實(shí)部的溫度系數(shù)。因此，實(shí)際上能使FET的閾值電壓的溫度系數(shù)與施加在該FET的柵電極上的柵偏壓的溫度系數(shù)相等。并且，實(shí)際上能使FET的輸入阻抗實(shí)部的溫度系數(shù)與輸入匹配電路的輸出阻抗實(shí)部的溫度系數(shù)相等。
具體說明是按照本發(fā)明，在具有FET的功率放大電路中，為了使備有在化合物半導(dǎo)體基片的(100)結(jié)晶平面上形成的活性層、與該活性層之間形成歐姆結(jié)的源電極及漏電極、與該活性層之間形成肖脫基結(jié)的柵電極的FET的閾值電壓的溫度系數(shù)實(shí)際上與柵偏壓的溫度系數(shù)相等，或使該FET的輸入阻抗實(shí)部的溫度系數(shù)與輸入匹配電路的輸出阻抗實(shí)部的溫度系數(shù)相等，要將該FET的柵電極的長軸方向與化合物半導(dǎo)體基片的<0-1-1>方向所構(gòu)成的角度θ設(shè)定為從0°到90°之間的某個(gè)角度。
根據(jù)實(shí)驗(yàn)判定，當(dāng)角度θ在從0°到45°的范圍時(shí)，F(xiàn)ET閾值電壓的溫度系數(shù)為與活性層的雜質(zhì)濃度相對(duì)應(yīng)的負(fù)值，當(dāng)角度θ等于45°時(shí)，不管活性層的雜質(zhì)濃度如何都為0；當(dāng)角度θ在從45°到90°的范圍時(shí)，為與活性層的雜質(zhì)濃度相對(duì)應(yīng)的正值。因此，當(dāng)柵偏壓的溫度系數(shù)為負(fù)值時(shí)，根據(jù)活性層的雜質(zhì)濃度，將角度θ設(shè)定為從0°到45°之間的某個(gè)角度，當(dāng)柵偏壓的溫度系數(shù)為0時(shí)，將角度θ設(shè)定為45°，當(dāng)柵偏壓的溫度系數(shù)為正值時(shí)，根據(jù)活性層的雜質(zhì)濃度，將角度θ設(shè)定為從45°到90°之間的某個(gè)角度。如將角度θ設(shè)定為45°，由于FET閾值電壓的溫度系數(shù)為0，則不管柵偏壓的溫度系數(shù)如何，該柵偏壓的溫度系數(shù)與FET閾值電壓的溫度系數(shù)之差都可以減小。
另外，根據(jù)實(shí)驗(yàn)判定，F(xiàn)ET的輸入阻抗實(shí)部的溫度系數(shù)，當(dāng)角度θ在從0°到45°的范圍時(shí)，為與活性層的雜質(zhì)濃度對(duì)應(yīng)的負(fù)值，當(dāng)角度θ等于45°時(shí)，不管活性層的雜質(zhì)濃度如何都是0，當(dāng)角度θ在從45°到90°的范圍時(shí)，為與活性層的雜質(zhì)濃度對(duì)應(yīng)的正值。因此，當(dāng)輸入匹配電路的輸出阻抗實(shí)部的溫度系數(shù)為負(fù)值時(shí)，根據(jù)活性層的雜質(zhì)濃度，將角度θ設(shè)定為從0°到45°之間的某個(gè)角度，當(dāng)輸入匹配電路的輸出阻抗實(shí)部的溫度系數(shù)為0時(shí)，將角度θ設(shè)定為45°，當(dāng)輸入匹配電路的輸出阻抗實(shí)部的溫度系數(shù)為正值時(shí)，根據(jù)活性層的雜質(zhì)濃度，將角度θ設(shè)定為從45°到90°之間的某個(gè)角度。如將角度θ設(shè)定為45°，由于FET的輸入阻抗實(shí)部的溫度系數(shù)為0，則不管輸入匹配電路的輸出阻抗實(shí)部的溫度系數(shù)如何，該輸入匹配電路的輸出阻抗實(shí)部的溫度系數(shù)與FET的輸入阻抗實(shí)部的溫度系數(shù)之差都可以減小。
當(dāng)柵偏壓的溫度系數(shù)為負(fù)值、而輸入匹配電路的輸出阻抗實(shí)部的溫度系數(shù)為正值時(shí)，或與之相反時(shí)，應(yīng)根據(jù)柵偏壓的溫度變化和輸入匹配電路的輸出阻抗實(shí)部的溫度變化之中影響大的一方?jīng)Q定角度θ。
如上所述，若按照本發(fā)明，則因通過改變采用化合物半導(dǎo)體的FET的柵電極的長軸配置方向，使該FET閾值電壓的溫度系數(shù)實(shí)際上與柵偏壓的溫度系數(shù)一致，或使該FET的輸入阻抗實(shí)部的溫度系數(shù)實(shí)際上與輸入匹配電路的輸出阻抗實(shí)部的溫度系數(shù)一致，所以能改善采用該FET的功率放大電路的放大溫度特性，其效果是顯著的。
圖1是表示本發(fā)明的功率放大電路結(jié)構(gòu)示例的框圖。
圖2是表示在半絕緣性GaAs基片的(100)結(jié)晶平面上制成的圖1中的FET的模式平面圖。
圖3是圖2的III-III斷面圖。
圖4是以圖2的FET的n型活性層的雜質(zhì)濃度ND為參數(shù)表示該FET的柵電極的長軸方向與<0-1-1>方向所成的角度θ和該FET閾值電壓Vth的溫度系數(shù)的關(guān)系圖。
圖5是表示施加在圖1中的FET的柵電極上的柵偏壓VGG及該FET本身的閾值電壓Vth與溫度T的關(guān)系圖。
圖6是表示圖1中的FET的柵壓VG與漏電流ID的關(guān)系隨溫度的變化圖。
圖7是表示圖1中的FET的漏電流ID與溫度的關(guān)系圖。
圖8是以圖2的FET的n型活性層的雜質(zhì)濃度ND為參數(shù)，表示該FET的柵電極的長軸方向與<0-1-1>方向所成的角度θ和該FET的輸入阻抗實(shí)部Z(Re)的溫度系數(shù)的關(guān)系圖。
圖9是表示柵偏壓發(fā)生電路的內(nèi)部結(jié)構(gòu)示例電路圖。
圖10是表示圖9電路的輸出電壓Vout與周圍溫度的關(guān)系圖。
圖11是表示施加在現(xiàn)有的FET的柵電極上的柵偏壓VGG及該FET本身的閾值電壓Vth′與溫度T的關(guān)系圖。
圖12是表示現(xiàn)有的FET的柵壓VG與漏電流ID的關(guān)系隨溫度變化圖。
圖13是表示現(xiàn)有的FET的漏電流ID與溫度的關(guān)系圖。
圖1示出本發(fā)明的功率放大電路的結(jié)構(gòu)示例。圖1的功率放大電路用于放大由圖中未示出的信號(hào)源供給的高頻輸入信號(hào)RFIN的功率，并將高頻輸出信號(hào)RFOUT供給圖中未示出的負(fù)載。該電路備有在半絕緣性GaAs基片的(100)結(jié)晶平面上制成的FET10、與該FET10的漏電極連接、用于向該漏電極供給漏偏壓VDD的微帶線15、用于向該FET10的柵電極供給柵偏壓的柵偏壓發(fā)生電路20。FET10的源電極接地。在信號(hào)源與FET的柵電極之間插入輸入匹配電路30。輸入匹配電路30由2個(gè)電容器31、33及1個(gè)微帶線32構(gòu)成。
具體地說，輸入信號(hào)RFIN的頻率為1GHz、漏偏壓VDD為4V、柵偏壓VGG為-1V。輸入匹配電路30的一個(gè)電容器31的靜電容為8pF、另一個(gè)電容器33的靜電容為1000pf。微帶線32的寬度為200μm，其長度為2mm。柵偏壓VGG的溫度系數(shù)為0.5mV/℃，輸入匹配電路30的輸出阻抗實(shí)部的溫度系數(shù)為-12mΩ/℃。
圖2是表示圖1中的FET10的模式圖。圖3是圖2的III-III斷面圖。FET是按如下方法制成的。首先，在半絕緣性GaAs基片1的(100)結(jié)晶平面上形成含有n型雜質(zhì)的層，即n型活性層2。在該n型活性層2上形成厚200nm的Au-Ge-Ni合金的2個(gè)區(qū)域，通過在惰性氣體氣氛中進(jìn)行400℃的熱處理，在兩個(gè)區(qū)域與n型活性層2之間分別形成歐姆結(jié)，并以其作為源電極3和漏電極4。在源電極3和漏電極4中間的n型活性層2上，在與該n型活性層2之間，按照厚500nm、寬20mm、長1μm形成作為構(gòu)成肖脫基結(jié)的金屬的鋁(Al)的區(qū)域，并以其作為柵電極5。此外，還用等離子體CVD法淀積300nm的、用作FET表面保護(hù)的氮化硅膜(p-SiN膜)，并以其作為鈍化膜6。在圖2中，沿著方位平面9的方位為<0-1-1>方向，柵電極5的長軸方位DG與<0-1-1>方位構(gòu)成的角度被定義為表示柵極方位的角度θ。圖2畫出的是將鈍化膜6除去后的狀態(tài)。
圖4是以n型活性層2的雜質(zhì)濃度ND為參數(shù)，表示上述角度θ與FET10的閾值電壓Vth的溫度系數(shù)(dVth/dT)的關(guān)系圖。按照該圖，在角度θ為從0°到45°的范圍，dVth/dT＜0，當(dāng)角度θ等于45°時(shí)，dVth/dT＝0，在角度θ為從45°到90°的范圍，dVth/dT＞0。
雖然因鈍化膜6的厚度及該膜的內(nèi)在應(yīng)力而多少會(huì)有些變化，但θ＝45°時(shí)dVth/dT＝0的性質(zhì)基本不變。另外，即使半絕緣性GaAs基片1的FET制作平面沿(100)結(jié)晶平面傾斜10°左右，圖4所示的性質(zhì)基本上相同。
按照?qǐng)D1的示例，施加于FET10的柵偏壓VGG的溫度系數(shù)dVGG/dT為0.5mV/℃，所以當(dāng)著重考慮該柵偏壓VGG的溫度變化時(shí)，從圖4的關(guān)系在FET10中設(shè)定ND＝9×1017cm-3、θ＝54°。這時(shí)，dVth/dT＝dVGG/dT＝0.5mV/℃。
圖5是將按如上方法設(shè)計(jì)的FET10的閾值電壓Vth隨溫度的變化與柵偏壓VGG隨溫度的變化一起表示的示圖。因?yàn)閐Vth/dT＝dVGG/dT，所以如果在某溫度T0下Vth0＝VGG0一直都成立，則在任意溫度T下，Vth＝VGG成立。即，即使溫度改變?yōu)門1和T2、T3，Vth1＝VGG1、Vth2＝VGG2、Vth3＝VGG3依然成立。圖6示出與圖5的變化對(duì)應(yīng)的FET10的傳輸特性(VG-ID曲線)上偏置點(diǎn)的移動(dòng)情況，各溫度T0、T1、T2、T3下的漏偏流為恒定值ID0。就是說，即使溫度T變化，偏置點(diǎn)的ID軸方向的位置不變。圖7示出即使如圖6所示偏置點(diǎn)隨溫度變化而移動(dòng)，但漏電流仍為恒定值的情況。因此，圖1的高頻輸出信號(hào)RFOUT不會(huì)因溫度而發(fā)生波形變化。
圖8是以n型活性層2的雜質(zhì)濃度ND為參數(shù)，表示上述角度θ與FET10的輸入阻抗實(shí)部Z(Re)的溫度系數(shù)(dZ(Re)/dT)的關(guān)系圖。按照該圖，在角度θ為從0°到45°的范圍，dZ(Re)/dT＜0，當(dāng)角度θ等于45°時(shí)，dZ(Re)/dT＝0，在角度θ為從45°到90°的范圍，dZ(Re)/dT＞0。
按照?qǐng)D1的示例，輸入匹配電路30的輸出阻抗實(shí)部的溫度系數(shù)為-12mΩ/℃，所以，當(dāng)著重考慮阻抗匹配時(shí)，根據(jù)從圖8的關(guān)系在FET10中設(shè)定ND＝9×1017cm-3、θ＝20°。這時(shí)，因FET10的輸入阻抗實(shí)部的溫度系數(shù)dZ(Re)/dT為-12m Ω/℃，所以，如在溫度T0實(shí)現(xiàn)阻抗匹配，則即使周圍溫度發(fā)生變化，在輸入匹配電路30與FET10的連接點(diǎn)上的高頻信號(hào)的反射也不會(huì)變大。
另外，如將上述示例中的角度θ設(shè)定為45°，則由于FET10的閾值電壓的溫度系數(shù)為0，所以不管柵偏壓VGG的溫度系數(shù)如何，該柵偏壓VGG的溫度系數(shù)與該FET10的閾值電壓的溫度系數(shù)之差都可以減小。并且，由于FET10的輸入阻抗實(shí)部的溫度系數(shù)為0，則不管輸入匹配電路30的輸出阻抗實(shí)部的溫度系數(shù)如何，該輸入匹配電路30的輸出阻抗實(shí)部的溫度系數(shù)與該FET10的輸入阻抗實(shí)部的溫度系數(shù)之差都可以減小。
圖9示出柵偏壓發(fā)生電路的內(nèi)部結(jié)構(gòu)的示例。圖9的柵偏壓發(fā)生電路20a從12V的直流輸入電壓VIN生成約5V的直流輸出電壓VOUT，它由具有3個(gè)端子的調(diào)壓器21、及2個(gè)電容器22、23構(gòu)成。
具體地說，調(diào)壓器21是松下電子工業(yè)股份公司所制的AN6545，兩個(gè)電容器22、23的靜電容都是10μF。圖9中的一個(gè)輸出端子24與功率放大電路中的FET的柵電極連接，另一個(gè)輸出端子25與FET的源電極連接。就是說，圖9的電路的輸出電壓VOUT與柵偏壓(柵電極相對(duì)于源電極的電位)VGG的關(guān)系為VOUT＝VGG。
圖10是表示圖9電路的輸出電壓Vout隨周圍溫度的變化圖。按照?qǐng)D10，作為圖9電路的工作保證范圍即從0℃到100℃的溫度范圍的平均值，可以得到dVOUT/dT＝-0.5mV/℃。就是說，由圖9電路生成的柵偏壓VGG的溫度系數(shù)為0.5mV/℃。因此，為了與該柵偏壓VGG的溫度系數(shù)彼此抵消，與圖1的示例相同，可采用由圖4設(shè)定的ND＝9×1017cm-3、θ＝54°的FET。
FET的斷面結(jié)構(gòu)、各部的材料及尺寸、活性層的雜質(zhì)濃度、以及制造方法，不受上述示例的限制。例如，象在高頻晶體管中經(jīng)常使用的在柵電極周圍采用切口結(jié)構(gòu)時(shí)，或在半絕緣性GaAs基片上形成的半導(dǎo)體層采用多層結(jié)構(gòu)時(shí)，本發(fā)明也能適用。當(dāng)用與上述不同的淀積方法形成作為鈍化膜的氧化硅膜等其他的介質(zhì)膜時(shí)，或不形成鈍化膜時(shí)，本發(fā)明都能適用。
權(quán)利要求
1.一種功率放大電路，備有用于放大所供給的高頻信號(hào)功率的場(chǎng)效應(yīng)晶體管、及用于向上述場(chǎng)效應(yīng)晶體管供給柵偏壓的電壓發(fā)生電路，其特征在于上述場(chǎng)效應(yīng)晶體管具有在化合物半導(dǎo)體基片的(100)結(jié)晶平面上形成的活性層、與上述活性層之間形成歐姆結(jié)的源電極及漏電極、與上述活性層之間形成肖脫基結(jié)的柵電極，為了使上述場(chǎng)效應(yīng)晶體管的閾值電壓的溫度系數(shù)實(shí)際上與柵偏壓的溫度系數(shù)相等，將上述柵電極的長軸方向與上述化合物半導(dǎo)體基片的<0-1-1>方向所構(gòu)成的角度θ設(shè)定為從0°到90°之間的某個(gè)角度。
2.根據(jù)權(quán)利要求1所述的功率放大電路，其特征在于上述角度θ為根據(jù)上述活性層的雜質(zhì)濃度設(shè)定的角度。
3.根據(jù)權(quán)利要求1所述的功率放大電路，其特征在于上述角度θ為45°。
4.一種功率放大電路，備有用于放大所供給的高頻信號(hào)功率的場(chǎng)效應(yīng)晶體管、及在信號(hào)源與上述場(chǎng)效應(yīng)晶體管的柵電極之間插入的輸入匹配電路，其特征在于上述場(chǎng)效應(yīng)晶體管具有在化合物半導(dǎo)體基片的(100)結(jié)晶平面上形成的活性層、與上述活性層之間形成歐姆結(jié)的源電極及漏電極、與上述活性層之間形成肖脫基結(jié)的柵電極，為了使上述場(chǎng)效應(yīng)晶體管的輸入阻抗實(shí)部的溫度系數(shù)與上述輸入匹配電路的輸出阻抗實(shí)部的溫度系數(shù)相等，將上述柵電極的長軸方向與上述化合物半導(dǎo)體基片的<0-1-1>方向所構(gòu)成的角度θ設(shè)定為從0°到90°之間的某個(gè)角度。
5.根據(jù)權(quán)利要求4所述的功率放大電路，其特征在于上述角度θ為根據(jù)上述活性層的雜質(zhì)濃度設(shè)定的角度。
6.根據(jù)權(quán)利要求4所述的功率放大電路，其特征在于上述角度θ為45°。
全文摘要
一種功率放大電路、在半絕緣性GaAs基片的(100)結(jié)晶平面上制成備有n型活性層、源電極、漏電極及柵電極的FET，并用鈍化膜保護(hù)該FET。并且，為了使該FET的閾值電壓的溫度系數(shù)實(shí)際上與由電源施加在柵電極上的柵偏壓的溫度系數(shù)相等，將上述柵電極的長軸方向與上述化合物半導(dǎo)體基片的＜0-1-1＞方向所構(gòu)成的角度θ根據(jù)n型活性層的雜質(zhì)濃度設(shè)定為從0°到90°之間的某個(gè)角度。
文檔編號(hào)H01L29/423GK1148289SQ9611123
公開日1997年4月23日 申請(qǐng)日期1996年8月28日 優(yōu)先權(quán)日1995年8月29日
發(fā)明者古川秀利, 上田大助 申請(qǐng)人:松下電子工業(yè)株式會(huì)社