專利名稱：用柵電極易處置隔層形成單邊緩變溝道半導體器件的方法
技術領域：
本發(fā)明涉及半導體器件，特別涉及場效應晶體管。
單邊的緩變溝道絕緣柵場效應晶體管(IGFET)有斷面雜質(zhì)呈橫向緩變分布的溝道區(qū)。在典型情況下，緩變溝道區(qū)形成于柵極下，并在柵極下從摻雜源區(qū)起延伸一段較大的距離進入溝道區(qū)。器件被稱為“單邊的”是因為緩變溝道區(qū)僅僅形成于器件的源側(cè)。緩變溝道區(qū)使用一種與襯底或形成IGFET的阱同一導電類型的雜質(zhì)，載流子濃度分布逐漸從與源區(qū)交界處的最大值變化到相當于本體載流子濃度的最小值(即襯底或阱的載流子濃度)。緩變溝道具有以下優(yōu)點更高的載流子遷移率，更低的體效應，更大的穿通電阻，更低的柵長靈敏度。
單邊的、緩變溝道的IGFET的器件靈敏度與均勻溝道的IGFET的器件靈敏度顯著不同，因此與它的制備相關的幾個問題過去從未提及。首先，在形成緩變溝道IGFET時，有時希望使用傾斜的離子注入來形成緩變溝道，這需要具有低縱橫比率的掩膜工藝，因而是困難的。另外，常期望用與源/漏區(qū)同樣的步驟對柵極進行摻雜，但當對亞微米器件使用其目的只是在器件的漏側(cè)有輕摻雜漏極(LDD)擴展區(qū)的光敏抗蝕劑掩膜時，上述期望是不實際的。
進一步而言，在亞微米器件中使用光刻掩膜版進行摻雜時，因光刻掩膜版的對準錯位，要始終避免源側(cè)的緩變溝道區(qū)中所用的雜質(zhì)沾污柵極的漏側(cè)溝道區(qū)是困難的。當幾個器件以串聯(lián)方式進行耦合并使間距最小，并具有用作一個器件的源區(qū)和第二個器件的漏區(qū)的共同的源/漏區(qū)時，這一問題尤其尖銳。當這種最小間距的共源/漏區(qū)具有對應于設計規(guī)則的最小尺寸時，用來對第一個器件的源側(cè)緩變溝道區(qū)作摻雜的光刻掩膜版的光刻錯位將使一些緩變溝道雜質(zhì)擴散到第二個器件的漏側(cè)溝道區(qū)。
使用上面所討論的最小間距器件所遇到的另一個問題是光刻掩膜版的對準錯位可能導致器件的源側(cè)暴露出一不充分的襯底表面區(qū)域以致于緩變溝道區(qū)不能完全形成。因器件的源側(cè)暴露出的小的襯底區(qū)域使得雜質(zhì)的初始供應不充分而產(chǎn)生源限制擴散。因此，為減少上述幾個問題的負效應，需要一種形成緩變溝道場效應晶體管的改進的方法。
圖1～圖9示出了依照本發(fā)明第一實施方式的半導體器件結構的不同形成階段的截面圖。
圖10～圖17示出了依照本發(fā)明第二實施方式的半導體器件的不同形成階段的截面圖。
圖18是依照本發(fā)明的一個實施方式的堆疊式單邊緩變溝道半導體器件結構的電路原理圖。
本發(fā)明提出了形成單邊的緩變溝道場效應晶體管的一種改進方法。根據(jù)這種方法提供覆蓋于半導體襯底上的柵極。在與晶體管漏側(cè)處的柵極相鄰的地方形成一道隔離層，在晶體管源側(cè)的半導體襯底上形成緩變溝道摻雜區(qū)。緩變溝道摻雜區(qū)與柵極對準，隔離層事實上減小了漏側(cè)的柵極下任何緩變溝道區(qū)中雜質(zhì)的擴散程度。緩變溝道區(qū)中的雜質(zhì)被引入襯底后，隔離層可以被去掉或者用于形成一個輕摻雜漏擴展區(qū)。
本發(fā)明的另一個優(yōu)點是能制造堆疊式單邊緩變溝道半導體器件，其中一個晶體管的源區(qū)與另一個晶體管的漏區(qū)共用。另外，晶體管堆疊中的半導體器件可以是非對稱的，共用源——漏區(qū)的源端摻雜比共用源——漏區(qū)的漏端摻雜重。
圖1～圖9示出了根據(jù)本發(fā)明第一實施方式的堆疊式單邊緩變溝道半導體器件各個形成階段的截面圖。應該指出在各圖中相同的標號表示同樣的元件。
特別地作為例子，此處只描述了N溝道增強型器件，但熟練技術人員將容易認識到對于下述方法可進行雜質(zhì)類型，材料和工藝的更換同時仍處于本發(fā)明的范圍之內(nèi)。例如，使用本發(fā)明，適當改變雜質(zhì)導電類型，也可以形成P溝器件。
圖1中給出的襯底10最好是硅并輕摻雜到具有P型導電性。絕緣層12(如生長到100厚的二氧化硅)形成于襯底10上以提供最終器件的柵絕緣層。柵極14和16最好用多晶硅并形成于絕緣層12上。正如知道的那樣，用于形成電極14和16的多晶硅的刻蝕一般會使位于電極14和16之間區(qū)域的絕緣層12變薄。柵極14和16具有頂面28和側(cè)壁30。如果需要，為了共享以后將形成的共源/漏區(qū)，柵極14和16可取最小間距。一般當取最小間距時，柵極14和16之間不會有接觸區(qū)。
圖2中，在絕緣層12，電極14和16上形成了一層形狀相似的覆蓋介電層18。介電層18可以是一層淀積的厚度約100～200的二氧化硅層。接著，一層隔離層20，最好是厚度約1000～2500的多晶硅形成于介電層18上。下面隔離層20將被刻蝕掉以形成隔層。
參考圖3，隔離層20通過各向異性的刻蝕形成與側(cè)壁30相鄰的隔層22和23。隔層22和23具有位于電極14和16末端的底角26，還具有貼近電極14和16的頂角24和由介電層18構成的頂面32。隔層22和23的底部寬度最好選為約0.1～0.2微米。在這一刻蝕過程中，介電層18用作刻蝕中止點。在最佳情況下，即介電層18用二氧化硅，隔離層20用多晶硅時，刻蝕選擇比率約為100∶1，該選擇比用來幫助上述隔層22和23的形成。刻蝕過后，介質(zhì)層18的頂面32和底面34基本上沒有隔離層20。
圖4示出了一個工藝階段，在這里，隔層22(見圖3)已經(jīng)被去掉以準備形成單邊摻雜器件。隔層22對應于每一器件的源側(cè)而隔層23對應于每一器件的漏側(cè)。這一點我們將在下文中更清楚的看到。形成掩膜35(例如光致抗蝕劑掩模)并在其上形成圖形以用來保護隔層23。然后，通過例如常規(guī)的刻蝕方法并再次把介質(zhì)層18作為刻蝕中止點將隔層22除去。
圖5示出了在襯底10上形成緩變溝道摻雜區(qū)的過程。摻雜區(qū)36具有與襯底10同樣的導電類型，在本例中為P型。形成摻雜區(qū)36的最佳方法是用劑量為4.5×1013原子數(shù)/cm2，能量為20keV的硼作離子注入。這一離子注入可以與襯底10的表面垂直或成一定的角度。為了使摻雜區(qū)36充分對準每一器件源側(cè)的側(cè)壁30，隔層22(見圖3)被除去。為了充分減小每一器件中緩變溝道區(qū)雜質(zhì)向溝道區(qū)漏側(cè)的擴散，在摻雜過程中保留隔層23。如果過多的緩變溝道區(qū)雜質(zhì)被引入溝道的漏端，將引起閾值電壓的上升，體效應的增強和遷移率的降低并導致更低的驅(qū)動電流，另外，緩變溝道雜質(zhì)將對后部工藝中形成的漏擴展區(qū)產(chǎn)生有害的反摻雜，從而減小溝道漏側(cè)場形狀的有效性。
注入后，通過熱退火使摻雜區(qū)36充分擴展到每一器件源側(cè)的溝道區(qū)。這一熱退火還能激活摻雜區(qū)36。作為例子，可以使用非氧化氣氛中10～100分鐘的熱退火，溫度取為大約875～1000℃。
本發(fā)明的一個優(yōu)點是隔層23具有低截面輪廊，不會全部或部分地阻止緩變溝道雜質(zhì)的以陡角的注入。相反，使用光刻膠的掩膜工藝具有明顯更高的截面輪廓，因而由于光刻膠陰影的存在使得陡角注入是不切實際的?？梢岳斫鉃殡姌O14和16具有最小間距并且與源/漏區(qū)之間不形成接觸時，本發(fā)明中隔層23的低截面輪廓將顯得更為重要。
雖然本發(fā)明可用于更大尺寸緩變溝道的器件，但對于具有被下述距離所隔開的柵極14和16的器件將更為有利，即第一個器件的內(nèi)側(cè)壁30距離第二個器件最接近的內(nèi)側(cè)壁30約0.8μm或更小一些。另外，電極14和16下?lián)诫s區(qū)36擴展的范圍依賴于許多因素，如本領域技術人員所公認的那樣，包括注入角度、注入能量和注入劑量以及熱激勵時間和溫度。作為一個特定的例子，下面給出亞微米器件的典型幾何尺寸，柵極長度約0.6μm，摻雜區(qū)36從側(cè)壁30擴展到源側(cè)溝道區(qū)內(nèi)約0.15～0.30μm。本領域技術人員會認識到可能會有許多其它不同的幾何尺寸，但這仍屬于本發(fā)明的范圍之列。
本發(fā)明的另一個優(yōu)點是隔層23既被用來堵住來自器件漏側(cè)溝道區(qū)的緩變溝道摻雜劑，又被用來在稍后形成LDD擴展區(qū)40(見圖7)。這樣，通過這種共同使用的方式可減少一步多余的掩膜工序。
關于緩變溝道場效應晶體管制作的進一步細節(jié)可參見以下文獻。Ma等人于1994年12月6日獲得專利權的專利文獻，題目為“雙注入橫向擴散MOS器件和方法”，美國專利號為5371394 。另一篇是于1995年6月27日授權給Kaneshiro等人的專利文獻，題目為“絕緣柵場效應晶體管及其制造方法”，美國專利號為5427964，兩篇文獻包括在本文中以提供詳細的參照。
圖6中最好使用一個共同的單獨的離子注入步驟來形成源/漏摻雜區(qū)38。在形成源/漏摻雜區(qū)38的準備過程中，對前面形成的光刻掩膜版(未示出)進行了圖形制作使之只露出所制造電路中的N溝器件部分。電路中其它器件的摻雜，如P溝器件，在這一注入過程中被阻止。
雖然摻雜區(qū)38最好在一個單一的注入步驟中形成，但源區(qū)和漏區(qū)也可以分別獨立形成，這一變更仍屬本發(fā)明的范圍之列。在柵極14和16的源側(cè)，摻雜區(qū)38大體上對準側(cè)壁30形成。這步摻雜穿過介電層18來完成，介電層18的厚度足夠小從而基本上不影響對準。在每一個器件的漏側(cè)，摻雜區(qū)38大體上對準隔層23的底角26。保留隔層23，使之可用于后序工藝中可選擇的輕摻雜漏擴展區(qū)的形成。然而，如果這樣一個擴展區(qū)是不必要的，那么隔層23可以在摻雜區(qū)38的形成之前去掉，以便此處的漏區(qū)大體上對準每一器件漏側(cè)的側(cè)壁30。作為實例，摻雜區(qū)38可以通過能量為90keV，濃度為3×1015原子數(shù)/cm2的砷注入來作成，隨后進行激活退火，例如30秒的溫度為1025℃的快速熱退火(RTA)。
能夠理解，最好用同一個離子注入過程同時形成對柵極14和16以及摻雜區(qū)38的摻雜。由于隔層23和介電層18露出的頂面32的使用，這種柵極14和16的同時摻雜是本發(fā)明的一個優(yōu)點。
圖7示出了輕摻雜漏擴展區(qū)40的形成。例如用刻蝕的辦法除去隔層23(見圖6)。最好在刻蝕的過程中上面討論的用于形成源/漏摻雜區(qū)38的光刻掩膜(未示出)不被去掉，在摻雜擴展區(qū)40時仍留在原位。接著，擴展區(qū)40在與每一器件漏側(cè)的柵極14和16的側(cè)壁30大體上對齊的位置作成，最好使用如能量為120keV，劑量為4×1012原子數(shù)/cm2的磷離子注入的方法。正如所知道的那樣，擴展區(qū)40的摻雜濃度最好小于摻雜區(qū)38的摻雜濃度。擴展區(qū)40分布于毗鄰漏側(cè)的摻雜區(qū)38的位置。
正如所討論的那樣，擴展區(qū)40最好用形成源/漏摻雜區(qū)38時所用的同一層光刻掩膜來形成。這塊光刻掩膜使LDD中雜質(zhì)的注入局限于所做電路中N溝器件版圖。
應該指出，使用這種推薦的工藝流程時，用于形成擴展區(qū)40的同樣的雜質(zhì)也將被引入器件源側(cè)的襯底10。然而，正如本領域技術人員所知的那樣，源摻雜區(qū)38比用于形成擴展區(qū)40的雜質(zhì)擴散得更遠。源摻雜區(qū)38的摻雜濃度比擴展區(qū)40高出1000多倍，結果是源摻雜區(qū)38中的雜質(zhì)將擴散得更快。如果必要，可以在形成源/漏摻雜區(qū)38之后及在形成擴展區(qū)40之前進行一次退火，但必須去掉上面的光刻掩膜待退火之后再重新形成。最好進行一次獨立的激活退火來激活摻雜區(qū)38和40。這次退火可以是30秒的溫度約1025℃的快速熱退火。
如果源摻雜區(qū)38的雜質(zhì)不如引入到各個器件源側(cè)的擴展區(qū)雜質(zhì)擴散得更遠，那么因注入到緩變溝道的擴展雜質(zhì)的輕補償?shù)拇嬖诙沟迷措娮柙黾雍烷撝惦妷鹤儎釉黾印?br>
然后，如圖8所示，例如通過以下方法形成介電隔層42先在介電層18上淀積一層(未示出)厚度約200的四乙基原硅酸鹽(TEOS)，然后對這層淀積的TEOS層進行增密。在圖8中表示為介電層44，這是前面的介電層18和新的TEOS層的組合。下一步，厚度約2000的氮化硅層(未示出)淀積在該TEOS層上，接著用常規(guī)工藝對這一氮化層進行各向異性的內(nèi)腐蝕以形成隔層42。
圖9中，介電層44的頂面被內(nèi)腐蝕以充分暴露出柵介電層14和16的頂面28。另外，最好在這一步腐蝕中，除去位于隔層42之間的介電層44和絕緣層12的部分以暴露出源/漏摻雜區(qū)38的頂面。接著，最好在源/漏摻雜區(qū)38和柵極14及16上形成常規(guī)硅化物層(未示出)。最后，使用常規(guī)工藝形成與摻雜區(qū)38的接觸(未示出)來完成器件制作。
圖10～圖17示出了依照本發(fā)明的另一實施方式的堆疊式單邊緩變溝道IGFET100形成過程中各個階段的截面圖。圖10表示工藝初始階段的半導體襯底110。例如，半導體襯底110是電阻率約為6Ω·cm至8Ω·cm的P型導電雜質(zhì)材料摻雜的硅。在半導體襯底110上形成厚度約為100的介電材料層112。介電材料層112用作IGFET100的柵氧化層。柵電極114和116形成于柵氧化層112上。例如，柵電極114和116是具有頂面128和側(cè)壁130的多晶硅。形成柵電極114和116后，未被柵電極114和116覆蓋處仍保留了部分柵氧化層112。應該指出為了共享共用源/漏區(qū)，柵電極114和116可以是最小間距，參見圖15。進一步要指出的是當柵電極114和116是最小間距時，二者之間不會形成接觸區(qū)。
參見圖11，在柵電極114和116上，以及在未被柵電極114和116覆蓋的部分柵氧化層112上形成厚約100～200的氧化層118。例如用熱氧化工藝氧化柵電極114和116來形成氧化層118。盡管在未被柵電極114和116覆蓋處的柵氧化層112上形成的氧化層118被表示為單獨的一層，可以理解為這層氧化層118加厚了這個區(qū)域表面的柵氧化層112。
仍然參見圖11，氮化層119淀積在氧化層118上，厚度約100～400。進一步在氮化層119上淀積厚度約1000～2000的氧化層120。例如，氧化層120用TEOS。用氧化層120來制作如圖12所示的隔層寬度。應指出的是，介電層118和119合在一起的功能和第一實施方式中的氧化層18功能類似，氧化層120的功能和第一實施方式中的多晶硅層20功能類似。
參見圖12，各向異性刻蝕氧化層120，使得在側(cè)壁130旁形成隔層122和123。隔層122和123有位于電極14和16末端的底角126，還具有貼近電極114和116的頂角124和由氮化層119構成的頂面132。例如，隔層122和123的底部寬度約為0.1～0.2微米。在刻蝕氧化層120過程中，用氮化層119作為刻蝕中止點?？涛g后，氮化層119的頂面132和底面134上的氧化層120基本上都被除掉。
參見圖13，它表示為準備形成單邊摻雜器件的過程中除掉了隔層122(示于圖12中)后的工藝步驟。隔層122對應于每個器件的源端，隔層123對應于每個器件的漏端。形成一層掩膜135，例如光刻掩膜，圖形化該掩膜來保護隔層123。然后，用例如常規(guī)的濕法刻蝕工藝除掉隔層122，在該過程中，用氮化層119作為刻蝕中止點。應指出的是，本發(fā)明的優(yōu)點還包括在濕法刻蝕過程中，氮化層119對場氧區(qū)和柵氧化層的保護。
圖14示出了在襯底110中形成緩變溝道摻雜區(qū)136的過程。摻雜區(qū)136具有與襯底110同樣的導電類型。例如用離子注入工藝來形成摻雜區(qū)136，用劑量為4.5×1013個原子/cm2，能量為20kev的硼注入到襯底110中。離子注入工序可垂直于襯底110的表面，或與襯底110的表面成一定的角度來進行。為了使摻雜區(qū)136充分對準每一器件源側(cè)的側(cè)壁130，隔層122(見圖12)要除掉。和圖10～圖9的實施方式類似，為了充分減小每一器件中緩變溝道區(qū)向溝道區(qū)漏側(cè)的擴散，在摻雜過程中仍然保留隔層23。
注入后，通過熱退火使摻雜區(qū)136充分擴展到每一器件源側(cè)的溝道區(qū)，這一熱退火還能激活摻雜區(qū)136。例如，在非氧化氣氛中進行時間大約10分鐘～100分鐘，溫度約為875℃～1000℃的退火。
參見圖15，在隔層123和部分氮化層119上涂敷光刻膠并制做出圖形，以形成光刻掩膜。根據(jù)一個實施方式，光刻掩膜只使所制造的電路中的N溝器件暴露出來。注入過程中，電路中的其它器件，例如P溝器件禁止摻雜。源/漏區(qū)138由例如共用的一個離子注入步驟形成。在柵電極114和116的源側(cè)，摻雜區(qū)138和側(cè)壁130對準。氮化層119以及氧化層112和118的厚度足夠小，使得摻雜劑能穿透119、118和112層，且不影響源區(qū)138的對準。在每個器件的漏側(cè)，摻雜區(qū)138對準隔層123的底角126。隔層123仍然保留，以用于在以后的工藝中形成可選的輕摻雜漏擴展區(qū)。應該指出這樣的漏擴展區(qū)不是必要的，可以在形成摻雜區(qū)138前將隔層123除去，這樣，摻雜區(qū)138的作為漏區(qū)的部分就和每個器件漏側(cè)的側(cè)壁130對準。例如，用90kev，3×1015個原子/cm2條件下的砷注入形成摻雜區(qū)138，接著進行激活退火，例如1025℃下約30秒的快速熱退火(RTA)。此外，最好用同一個離子注入步驟同時形成摻雜區(qū)138和對柵電極114、116的摻雜。
圖16說明了輕摻雜漏擴展區(qū)140的形成過程。用例如濕法刻蝕除去隔層123(示于圖14和圖15)。根據(jù)一個實例，在圖14中表示出的用于形成源/漏摻雜區(qū)136的光刻掩膜(未表示出)在形成擴展區(qū)140時仍然保留在原位。漏擴展區(qū)140在每一器件漏側(cè)的柵極114和116的側(cè)壁130大體上對齊的位置形成。例如，用能量為120kev，劑量為4×1012個原子/cm2的磷注入形成漏擴展區(qū)140。最好使漏擴展區(qū)140的摻雜濃度低于摻雜區(qū)138的濃度。在漏側(cè)，漏擴展區(qū)140和摻雜區(qū)138相鄰。
參見圖17，通過例如在氮化層119上淀積一層厚約2000的覆蓋氮化層(未示出)來形成介電隔層142。用常規(guī)工藝各向異性刻蝕該氮化層以形成隔層142。此外，隔層142的形成過程還使柵電極114和116的頂面128暴露出來。在這個刻蝕過程中最好也同時除去氮化層119及氧化層118和112，以暴露出源/漏區(qū)138的頂面。然后，最好在源/漏摻雜區(qū)138和柵電極114、116上形成常規(guī)的硅化物層(未示出)。最后，用常規(guī)工藝制作對摻雜區(qū)138接觸(未示出)，完成器件的制作。
圖18是堆疊式單邊緩變溝道半導體器件結構200的原理圖。這種器件也被稱為堆疊式單邊晶體管。堆疊式單邊緩變溝道半導體器件200由單邊緩變N溝絕緣柵場效應晶體管(IGFET)200A和200B組成，其中每個IGFET200A和200B都是具有源、漏、柵的單邊器件。更具體地，單邊緩變N溝IGFET200A的源區(qū)與單邊緩變N溝IGFET200B的漏區(qū)共用。這里，共用源/漏區(qū)的連接由摻雜區(qū)即138形成，其中摻雜區(qū)的一側(cè)作為IGFET200A的源電極，摻雜區(qū)的另一側(cè)作為IGFET200B的漏電極。因此，堆疊式單邊緩變N溝FET200A和200B的源、漏電極分別共用，且是非對稱的。換言之，同一個摻雜區(qū)形成FET200A和200B的源區(qū)和漏區(qū)；然而，F(xiàn)ET200A的共用源/漏區(qū)的源端比FET200B的共用源/漏區(qū)的漏端摻雜重。
雖然圖18中表示出的堆疊式半導體器件僅由二個晶體管構成，應該指出，這并不是本發(fā)明的限制。換言之，利用本發(fā)明可以制造多于二個晶體管組成的堆疊。另外，應該理解，本發(fā)明不局限于形成N溝器件，例如根據(jù)本發(fā)明也可以制造P溝器件。
現(xiàn)在應該意識到，我們已經(jīng)提出了使用具有低縱橫比的掩膜工藝來形成緩變溝道場效應晶體管的一種新穎的方法，這種方法允許更陡角度的離子注入，并且可以在對源/漏區(qū)進行摻雜的同一步驟中對柵極進行摻雜。另外，這種方法對最小間距器件特別具有優(yōu)越性，因為緩變溝道區(qū)雜質(zhì)進入器件漏側(cè)溝道區(qū)的擴散被充分減少了。此外，上述隔層23的使用避免了源限制擴散的問題。這是與使用光刻掩膜相比較而言的，在光刻掩膜中，掩膜版的對準錯位可能會導致器件源側(cè)的襯底表面暴露得太少。另一個優(yōu)點是，與光刻掩膜相比，由于使用了隔層23，明顯低得多的對準錯位容限使得源區(qū)和緩變溝道區(qū)之間形成的電容更為穩(wěn)定。
應進一步意識到，本發(fā)明能形成共用摻雜區(qū)的堆疊式單邊緩變溝道半導體器件，其中共用摻雜區(qū)的一側(cè)作為第一個堆疊式單邊緩變溝道半導體器件的源區(qū)，共用摻雜區(qū)的另一側(cè)作為第二個堆疊式單邊緩變溝道半導體器件的漏區(qū)。因此，堆疊式單邊緩變溝道半導體器件具有共享的源、漏電極，這使堆疊式單邊半導體器件具有較高的封裝密度，并減小了電容。由于電容的減小，和現(xiàn)有單邊堆疊式半導體器件技術相比，本發(fā)明的堆疊式單邊緩變溝道半導體器件能以更高的開關速度工作。
前面的討論僅僅揭示并描述了本發(fā)明的典型方法和實施例。正如熟悉本領域的技術人員可以理解的那樣，本發(fā)明可以使用其它特定的形式來實施而不脫離其精神或本質(zhì)特征。因此，本發(fā)明揭示的內(nèi)容對于本發(fā)明的范圍而言是例證性的，而不是限定性的，關于本發(fā)明的范圍將在下述的權利要求中提出。
權利要求
1.一種形成半導體器件的方法，包括以下步驟提供第一種導電類型的半導體襯底(10)和覆蓋該襯底(10)的柵極(14)，其中上述柵極(14)有第一個側(cè)壁，第二個側(cè)壁和一個頂面(28)；形成一個貼近于所說柵極(14)的所說的第二個側(cè)壁的隔層(23)，這里所說的隔層(23)具有一個位于所說柵極(14)的末端的角部(26)；形成隔層(23)的所述步驟完成后，在所說的半導體襯底(10)內(nèi)形成一個與所述柵極(14)的第一個側(cè)壁充分對準的具有所說的第一種導電類型的第一個摻雜區(qū)(36)；在所說的半導體襯區(qū)(10)內(nèi)形成一個與所述柵極(14)的第一個側(cè)壁充分對準的具有第二種導電類型的摻雜源區(qū)；在所說的半導體襯底(10)內(nèi)形成一個與所說的隔層(23)的角部(26)充分對準的具有所說的第二種導電類型的摻雜漏區(qū)；除去所說的隔層(23)；以及在所說的半導體襯底(10)內(nèi)形成一個與所述柵極(14)的第二個側(cè)壁充分對準的摻雜漏擴展區(qū)(40)。
2.一種形成半導體器件的方法，包括以下步驟提供第一種導電類型的半導體襯底(10)和覆蓋該襯底(10)的柵極(14)，這里所說的柵極(14)有第一個側(cè)壁，第二個側(cè)壁和一個頂面(28)；形成貼近于所說柵極(14)的所說的第二個側(cè)壁的隔層(23)，這里所說的隔層(23)具有一個位于所說柵極(14)的末端的角部(26)；形成隔層(23)所述步驟完成后，在所說的半導體襯底(10)內(nèi)形成一個與所述柵極(14)的第一個側(cè)壁充分對準的具有所說的第一種導電類型的第一個摻雜區(qū)；除去所說的隔層(23)；在所說的半導體襯底(10)內(nèi)形成一個與所述柵極(14)的第一個側(cè)壁充分對準的具有第二種導電類型的摻雜漏源區(qū)；以及在所說的半導體襯底(10)內(nèi)形成一個與所述的柵極(14)的第二個側(cè)壁充分對準的具有所說的第二種導電類型的摻雜漏區(qū)；
3.一種形成半導體器件的方法，包括以下步驟提供第一種導電類型的半導體襯底(10)和覆蓋該襯底(10)的柵極(14)，這里所說的柵極(14)有第一個側(cè)壁，第二個側(cè)壁和一個頂面(28)；形成貼近于所說柵極(14)的第一個側(cè)壁的隔層(22)；形成貼近所說柵極(14)的第二個側(cè)壁的第二個隔層(23)，這里所說的第二個隔層(23)具有一個位于所說柵極(14)的末端的角部(26)；除去所說的第一個隔層(23)；在形成所述的第二個隔層(23)和除去所述的第一個隔層(22)的所述步驟完成后，在所說的半導體襯底(10)內(nèi)形成一個與所述柵極(14)的第一個側(cè)壁充分對準的具有所說的第一種導電類型的第一個摻雜區(qū)；在所說的半導體襯底(10)內(nèi)形成一個與所述柵極(14)的第一個側(cè)壁充分對準的具有第二種導電類型的摻雜源區(qū)；在所說的半導體襯底(10)內(nèi)形成一個與所說的第二個隔層(23)的角部(26)充分對準的具有所說的第二種導電類型的摻雜漏區(qū)；除去所說的第二個隔層(23)；以及在所說的半導體襯底(10)上形成一個與所述柵極(14)的第二個側(cè)壁充分對準的摻雜漏擴展區(qū)(40)。
4.一種形成半導體器件的方法，包括以下步驟提供具有第一種導電類型的半導體襯底(10)；在所說半導體襯底(10)上形成一個絕緣層(12)；在所說的絕緣層(12)上形成一個柵極(14)，這里所說的柵極(14)有第一個側(cè)壁，第二個側(cè)壁和一個頂面(28)；在所說的絕緣層(12)和所說的柵極(14)上形成一層介電層(18)；在所說的介電層(18)上形成一個多晶硅層(20)；用所說的介電層(18)作為刻蝕中止點以各向異性的方式刻蝕所說的多晶硅層來提供貼近所說柵極(14)的第一個側(cè)壁的第一個隔層(22)和貼近所說柵極(14)的第二個側(cè)壁的第二個隔層(23)，這里所說的第二個隔層(23)具有一個位于所說柵極(14)的末端的角部(26)；除去所說的第一個隔層(22)；在形成所述的第二個隔層(23)和除去所述的第一個隔層(22)的所述步驟完成后，在所說的半導體襯底(10)內(nèi)形成一個與所述柵極(14)的第一個側(cè)壁充分對準的具有所說的第一種導電類型的第一個摻雜區(qū)；在形成所述的第一個摻雜區(qū)的所述步驟完成后，在所說的半導體襯底(10)內(nèi)形成一個與所述柵極(14)的第一個側(cè)壁充分對準的具有第二種導電類型的摻雜源區(qū)；在所說的半導體襯底(10)內(nèi)形成一個與所說的第二個隔層(23)的角部(26)充分對準的具有所說的第二種導電類型的摻雜漏區(qū)；除去所說的第二個隔層(23)；以及在所說的半導體襯底(10)上形成一個與所述柵極(14)的第二個側(cè)壁充分對準的摻雜漏擴展區(qū)(40)。
5.一種堆疊式單邊緩變溝道半導體器件結構包括有源、漏、柵的第一單邊晶體管，源區(qū)由第一種導電類型的第一摻雜區(qū)組成，其外面被第二種導電類型的第一緩變溝道區(qū)包圍著，漏區(qū)由第一種導電類型的第二摻雜區(qū)組成，其外面局部被第二種導電類型的第二緩變溝道區(qū)包圍著；以及有源、漏、柵的第二單邊晶體管，源區(qū)由第一種導電類型的第二摻雜區(qū)的一部分組成，其中第二摻雜區(qū)的上述部分被第二種導電類型的第二緩變溝道區(qū)包圍著。
全文摘要
一種形成單邊緩變溝道場效應晶體管以及晶體管堆疊結構的方法包括提供帶有覆蓋的柵電極(14，16)的襯底(10)。只在該柵電極的漏側(cè)形成一個隔層(23)。在與該柵電極的源側(cè)對準的情況下形成一個緩變溝道區(qū)(36)，而該隔層保護該溝道區(qū)的漏側(cè)。形成源/漏區(qū)(38)，除去該隔層，然后在與該柵電極的漏側(cè)對準的情況下形成一個漏擴展區(qū)(40)。
文檔編號H01L21/8234GK1157480SQ9611114
公開日1997年8月20日 申請日期1996年8月20日 優(yōu)先權日1995年8月30日
發(fā)明者蒂安·M·唐, 羅伯特·B·達維斯, 安基斯·A·維爾德, 維拉·伊爾德拉姆 申請人:摩托羅拉公司