專利名稱：形成相鄰于信號線的屏蔽線的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路中的屏蔽信號線，以防止噪音干擾，特別是涉及一種在信號線旁邊形成接地的屏蔽線的方法。
在超大型集成電路(Very Large Scale Integration，VLSI)中，金屬內(nèi)連線(metal interconnect)結(jié)構(gòu)是十分重要的一部分。金屬內(nèi)連線結(jié)構(gòu)通常包括金屬導(dǎo)線和介層窗(via)。介層窗的用途為連接上下兩層金屬導(dǎo)線。復(fù)雜的集成電路可以包括多層金屬內(nèi)連線的結(jié)構(gòu)。VLSI的金屬導(dǎo)線通常用來傳遞數(shù)字信號、模擬信號或偏壓電源(bias power)。
攜帶信號的金屬線稱之為信號線。因為在VLSI和極大型集成電路(Ultra Large Scale Integration，ULSI)中，信號線之間的空間十分小，因此相鄰金屬線之間的電容耦合(capacitive coupling)會制造出一些噪音或互相干擾的(cross-talk)信號。當集成電路的尺寸一直下降，關(guān)鍵尺寸(criticaldimension)也跟著變小，則相鄰信號線之間的電容耦合和噪聲的問題，也就越嚴重了。
一種用來屏蔽信號線，以防止噪聲干擾的現(xiàn)有方法是在信號線的兩側(cè)提供屏蔽線。屏蔽線通常是和信號線同時在沉積蝕刻金屬內(nèi)連線時完成的。然而，屏蔽線是和直流電壓(VSS或VCC)相接，所以和微弱的交流信號比起來，屏蔽線是“接地”的，即交流接地(AC grounded)。因此，屏蔽線不和任何輸入或輸出用的半導(dǎo)體元件連接。在此現(xiàn)有技術(shù)中，每條信號線需要兩條和信號線絕緣的屏蔽線才能實現(xiàn)隔絕噪聲的目的，因此需要很大的面積。信號線和屏蔽線之間所需的絕緣空間大小，主要是受限于光刻工藝的解析度。例如，在0.25μm的互補式金氧半晶體管(CMOS)技術(shù)中，信號線和屏蔽線之間的間隔距離約0.3μm。而且因為信號線和接地的屏蔽線之間的電容耦合，所以兩者之間的電容也隨著元件的尺寸降低而增加，尤其在要求高速的電路中，特別不喜歡和地線之間的電容耦合。


圖1繪示現(xiàn)有的屏蔽方法的立體示意圖。半導(dǎo)體基底101可以是下列各項的組合硅基底、晶體管元件、邏輯元件、電容元件、或任何半導(dǎo)體元件。這些元件需要和其他半導(dǎo)體元件或輸出/輸入電路互相電連接?，F(xiàn)有技術(shù)中，介電層103是用來隔離不同層的半導(dǎo)體電路。介電層103通常為層間介電層(interlayer dielectric，ILD)或金屬間介電層(intermetal dielectric，IMD)。介電層103可由硼磷硅玻璃(BPSG)、用硅酸四乙酯(TEOS)為氣源所沉積的氧化硅、磷硅玻璃(PSG)、二氧化硅、旋涂式玻璃(SOG)、氮化硅、氧化鋁、氧化鉭等單層物質(zhì)所構(gòu)成，或這些物質(zhì)層的任意組合。對本發(fā)明來說，介電層103通常指的是氧化硅。
在介電層103之上為金屬內(nèi)連線的結(jié)構(gòu)，材質(zhì)為可導(dǎo)電的金屬，例如鋁、鎢、多晶硅或銅。內(nèi)連線結(jié)構(gòu)包括金屬導(dǎo)線組成的網(wǎng)路和介層窗，這些內(nèi)連線經(jīng)由和在其下層的接觸窗來連接半導(dǎo)體元件。
在現(xiàn)有技術(shù)中，金屬內(nèi)連線至少包括信號線105和屏蔽線107。屏蔽線107是經(jīng)由交流電的方式接地，而信號線105則攜帶元件之間的溝通電信號。如以上所述，屏蔽線107和信號線105是彼此相鄰的。通常屏蔽線107和信號線105之間的空間會比光刻的關(guān)鍵尺寸稍大一點。而且在金屬內(nèi)連線的結(jié)構(gòu)制作完成后，在屏蔽線107和信號線105的上方還有一層絕緣用的氧化硅層。因此屏蔽線107和信號線105之間的空間是被氧化硅所填滿的。
因此本發(fā)明的目的在于提供一種屏蔽線的制造方法，使屏蔽線可以和信號線更靠近，而且具有更低的電容耦合。
為實現(xiàn)上述目的，本發(fā)明提出一種半導(dǎo)體元件中靠近信號線的屏蔽線的制作方法。本方法包括在信號線之上沉積一層氧化硅層，回蝕氧化硅層，在信號線的側(cè)壁形成氧化硅間隙壁。在信號線和間隙壁的上方沉積一層金屬，去除金屬層的頂端部分，使得剩下的金屬層表面低于信號線的上表面。剩下的金屬層形成屏蔽線，再移除氧化硅間隙壁。
為使本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉一優(yōu)選實施例，并配合附圖作詳細說明。附圖中圖1繪示現(xiàn)有的一種集成電路中的屏蔽信號線的技術(shù)；圖2～7繪示本發(fā)明的一優(yōu)選實施例，一種半導(dǎo)體集成電路中的屏蔽線的制造流程剖面圖。
請參照圖2～7，其繪示本發(fā)明的一優(yōu)選實施例，一種半導(dǎo)體集成電路中的屏蔽線的制造流程剖面圖。請參照圖2，在基底201之上形成絕緣的氧化硅層203?；?01可包含各式各樣的半導(dǎo)體元件，元件彼此之間需要互相電連接，而且實質(zhì)上和上述圖1的基底101類似。同樣的，氧化硅層203為絕緣的，用來在集成電路中隔絕不同的金屬導(dǎo)線。
在氧化硅層203的上方形成一層金屬層，再利用現(xiàn)有的光刻腐蝕工藝來形成信號線205。例如，信號線205的制作方法可先在氧化硅層203的上方沉積一層鋁、鎢或銅，在金屬層上方再形成一層圖案化的光致抗蝕劑層(圖上未示出)，以此光致抗蝕劑層為掩模來進行蝕刻的步驟。如一般現(xiàn)有技術(shù)所熟知的情況，這層金屬層還會將氧化硅層203中的介層窗開口(圖上未示出)填滿，讓信號線205和位于其下方的半導(dǎo)體元件電相連。而信號線205本身的材質(zhì)包括鋁、鎢、多晶硅或銅。
接著，請參照圖3，利用等離子增強化學(xué)氣相沉積法(PECVD)，在400℃下沉積一層約2000埃厚的硼磷硅玻璃207。可再使用快速熱處理工藝(rapid thermal process，RTP)來密實化硼磷硅玻璃207。
然后，請參照圖4，對207進行干蝕刻步驟，在每條信號線205的側(cè)壁上形成間隙壁209的構(gòu)造。干蝕刻步驟例如可用反應(yīng)性離子蝕刻法(reactive ion etching，RIE)來進行。不過，就熟知此技術(shù)的人員來說，并不是所有的信號線205都需要屏蔽。在此種情況下，可利用掩模保護不需要屏蔽的信號線205，就不會在這些信號線205的側(cè)壁上形成硼磷硅玻璃間隙壁209。因此，圖4主要是顯示集成電路中需要屏蔽信號線205的區(qū)域。
請參照圖5，在整個結(jié)構(gòu)的上方沉積金屬層211。金屬層211最好為約5000埃厚，但是至少要和需要屏蔽的信號線205的厚度一樣。此外，金屬層211的材質(zhì)優(yōu)選為金屬鎢，但是也可使用其他的導(dǎo)電材質(zhì)。至于金屬層211的形成方法，因為化學(xué)氣相沉積法對于微小空隙的填溝能力較其他的方法為佳，如物理氣相沉積法，所以優(yōu)選為利用化學(xué)氣相沉積法來進行共形(conformal)沉積，而金屬鎢為其中填溝能力非常高的一種材質(zhì)。
然后，請參照圖6，對金屬層211進行化學(xué)機械研磨法(chemicalmechanical polishing，CMP)，并稍微有點過蝕刻，至間隙壁209的頂端再停止，使金屬層211的表面低于信號線205的上表面。若信號線205和金屬層211是由不同的導(dǎo)電材質(zhì)所組成的，則二者的研磨速率會稍微有些不同。這樣可保證在后續(xù)欲去除間隙壁209時，間隙壁209是暴露出來的，以利將其完全去除。所以此研磨步驟最重要是暴露出間隙壁209的上端。在后續(xù)步驟當中將會了解，只有如此才能將間隙壁209完全去除。
研磨步驟完成之后，形成的屏蔽線211和信號線205彼此是互相絕緣的。而且屏蔽線211和信號線205彼此是以間隙壁209來分隔的。
請參照圖7，利用對硼磷硅玻璃具有高度選擇性的蝕刻方法，移除間隙壁209。此高選擇性的蝕刻方法優(yōu)選為利用低壓HF氣體來蝕刻硼磷硅玻璃構(gòu)成的間隙壁209，此方法對硼磷硅玻璃間隙壁209和氧化硅層203的選擇比高達約1000左右，請參照“Gas Phase Selective Etching of NativeOxide”(Mike et al.IEEE Electron Device，37(1)，p.107-115，1990)。所以硼磷硅玻璃間隙壁209可以在氧化硅層203、信號線205和屏蔽線211完全不被破壞的情況下將其移除。此低壓HF蝕刻技術(shù)的細節(jié)在“A New CylindricalCapacitor Using Hemispherical Grain Si(HSG-Si)for 256 Mb DRAMs”(Watanabe et al.IEDM 92-259，1992)中有討論。
屏蔽線211則經(jīng)由現(xiàn)有技術(shù)的一般交流電的方式接地，而信號線205和屏蔽線211之間為比氧化硅介電系數(shù)還低的空氣，使信號線205和屏蔽線211的電容耦合程度大幅度降低。
最后，如一般的情況，在信號線205和屏蔽線211的上方沉積一層絕緣層，例如氮化硅或氧化硅。形成這層絕緣層的方法，必須選擇填溝能力較差的方法，以免將信號線205和屏蔽線211之間的空氣溝渠213填滿。
由上述本發(fā)明優(yōu)選實施例可知，應(yīng)用本發(fā)明具有下列優(yōu)點。第一、屏蔽線211為自動對準至信號線205，不需要用任何先進的光刻技術(shù)。第二、信號線205和屏蔽線211之間的間隔非常小。第三、空氣溝渠213提供非常低的電容，使得信號線205和屏蔽線211之間的電容耦合得以降低。
信號線的材質(zhì)可以為CMOS中所常使用的導(dǎo)電材料，例如多晶硅、金屬硅化物、鎢、鋁、銅等等。屏蔽線的材質(zhì)一般也和信號線的材質(zhì)相同，只是一般會受限于容易使用化學(xué)氣相沉積法所形成的材質(zhì)，如多晶硅、鎢、銅等。最后本發(fā)明的方法可應(yīng)用于多重金屬內(nèi)連線的工藝上，提供更多的屏蔽效應(yīng)給金屬內(nèi)連線。
雖然本發(fā)明已結(jié)合一優(yōu)選實施例揭露如上，但是其并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，可作出各種更動與潤飾，因此本發(fā)明的保護范圍應(yīng)當由后附的權(quán)利要求來界定。
權(quán)利要求
1.一種在集成電路中形成相鄰于一信號線的一屏蔽線的方法，該方法包括在該信號線的上方形成一氧化硅層；回蝕該氧化硅層，以在該信號線的側(cè)壁上形成一間隙壁；在該信號線和該氧化硅層的上方沉積一層金屬層；去除頂端部分的該金屬層，使得剩余的該金屬層的上表面低于該信號線的上表面，剩余的該金屬層形成一屏蔽線；以及去除該間隙壁。
2.如權(quán)利要求1所述的方法，其中該氧化硅層包括利用等離子增強化學(xué)氣相沉積法所沉積的硼磷硅玻璃。
3.如權(quán)利要求1所述的方法，其中該金屬層包括利用化學(xué)氣相沉積法所沉積的金屬鎢。
4.如權(quán)利要求1所述的方法，還包括讓該屏蔽線接地。
5.如權(quán)利要求1所述的方法，在回蝕刻氧化硅層之前還包括對該氧化硅層進行一快速熱處理工藝。
6.如權(quán)利要求1所述的方法，其中去除該間隙壁的方法包括使用低壓HF氣體。
7.一種在集成電路中形成相鄰于一信號線的一屏蔽線的方法，該方法包括在該信號線的側(cè)壁上形成一間隙壁；在該信號線和該氧化硅層的上方沉積一層金屬層；去除頂端部分的該金屬層，使得剩余的該金屬層的上表面低于該信號線的上表面，剩余的該金屬層形成一屏蔽線；以及去除該間隙壁。
8.如權(quán)利要求7所述的方法，其中該氧化硅層包括利用等離子增強化學(xué)氣相沉積法所沉積的硼磷硅玻璃。
9.如權(quán)利要求7所述的方法，其中該金屬層包括利用化學(xué)氣相沉積法所沉積的金屬鎢。
10.如權(quán)利要求7所述的方法，還包括讓該屏蔽線接地。
11.如權(quán)利要求7所述的方法，在回蝕該氧化硅層之前還包括對該氧化硅層進行一快速熱處理工藝。
12.如權(quán)利要求1所述的方法，其中去除該間隙壁的方法包括使用低壓HF氣體。
全文摘要
一種在集成電路中形成相鄰于一信號線的一屏蔽線的制造方法,該方法包括:在該信號線的上方形成一氧化硅層;回蝕該氧化硅層,以在該信號線的側(cè)壁上形成一間隙壁;在該信號線和該氧化硅層的上方沉積一層金屬層;去除頂端部分的該金屬層,使得剩余的該金屬層的上表面低于該信號線的上表面,剩余的該金屬層形成一屏蔽線,以及去除該間隙壁。
文檔編號H01L21/70GK1248064SQ9812145
公開日2000年3月22日 申請日期1998年10月30日 優(yōu)先權(quán)日1998年9月14日
發(fā)明者季明華 申請人:世大積體電路股份有限公司