專利名稱：Eeprom裝置及其制造方法
帶有各垂直MOS晶體管的EEPROM裝置及其制造方法，這些MOS晶體管各自包括一個電絕緣的第一柵電極，通過一個第二柵電極和一個溝道區(qū)之間的電壓降可以改變柵電極的電荷。
EEPROM裝置是一種電可寫和可擦只讀存儲器單元陣列。此只讀存儲器單元陣列包括各自帶有一個電絕緣的第一柵電極的各種晶體管，此柵電極是布置在一個第二柵電極和溝道區(qū)之間的。各自通過第一柵電極上的不同電荷可以改變各晶體管的閾電壓。通過在介于第二柵電極和溝道區(qū)之間的高電壓降時隧道貫通一個薄氧化物的電子進行第一柵電極的再充電。
在VLSI(超大規(guī)模集成電路)技術中追求提高電路布置的封裝密度，以便降低過程費用和提高電路速度。
提高封裝密度的一種可能性在于，在各半導體結構側面構成各MOS晶體管(參閱例如L.Risch,W.H.krautschneider,F.Hofmann,H.Schaefer，帶有70nm溝道長度的垂直MOS晶體管，ESSDERC 1995,101至104頁)。由于電流在這樣的各種晶體管中基本上垂直于襯底表面延伸，將這些晶體管稱為垂直晶體管。
在德國專利申請19524478中說明了一種EEPROM裝置，其中各晶體管是布置在溝槽各側壁上的。兩個互相相對的部分晶體管分享一個共同的在溝槽底面上延伸的位線和一個橫對溝槽延伸的字線。為了提高介于電絕緣第一柵電極和第二柵電極之間的耦合電容，第一柵電極具有一個平行于溝道走向的，比之相當于溝槽深度較大的范圍?？涛g材料為了生成字線。在此在溝槽內部形成具有大特征比的各孔狀凹穴。通過此大的特征比使刻蝕過程增加困難。
在US5 180 680中說明了一種EEPROM裝置，在此在一個襯底上安排了各相互平行延伸的溝槽，在這些溝槽的側壁上布置了相對的垂直晶體管。這些晶體管的各電絕緣第一柵電極是布置在這些溝槽中的。在這些溝槽中各自分布兩個位線，這些位線部分地作為第二柵電極起作用。這些晶體管的各上源/漏區(qū)是布置在這些溝槽之間的和與各條形導電結構連接的，這些結構橫對這些溝槽延伸。
基于本發(fā)明的問題是說明一種帶有各垂直MOS晶體管的EEPROM裝置，這些MOS晶體管各自包括一個電絕緣第一柵電極，通過一個第二柵電極和一個溝道區(qū)之間的電壓降可以改變柵電極的電荷，與當今技術水平相比是可以在較高過程可靠性下以高封裝密度制造此EEPROM裝置，并且同時對于再充電此EEPROM裝置需要特別小的電壓降。此外應說明用于制造這樣一種EEPROM裝置的方法。
通過按權利要求1的一種EERPOM裝置和按權利要求5的用于EEPROM裝置制造的一種方法解決此問題。本發(fā)明的其它各種安排來自于其余各權利要求。
在按本發(fā)明的一種EEPROM裝置中安排了各自帶有一個電絕緣第一柵電極的各MOS晶體管，此柵電極是布置在一個第二柵電極和一個溝道區(qū)之間的。此溝道區(qū)是襯底的部分，此襯底具有一個在其中布置了第一柵電極的溝槽。配備有柵極電介層的溝道區(qū)是布置在第一柵電極一個第一側壁的一個部分上的。通過在第一柵電極上的不同電荷可以改變MOS晶體管的閾電壓。通過各電子進行第一柵電極的再充電，在第二柵電極和溝道區(qū)之間的電壓降時這些電子隧道貫通進出第一柵電極。為了已經在較低電壓降時可進行隧道貫通，在第一柵電極和第二柵電極之間安排了一個大的面積和因而大的耦合電容。在EEPROM裝置中第一柵電極因此探出溝槽，使得第一柵電極的第一側壁位于溝槽之外。由此可以不損失封裝密度地提高第一柵電極和第二柵電極之間的面積。第二柵電極在襯底之外界靠到電絕緣第一柵電極的第一側壁上和界靠到電絕緣第一柵電極的與第一側壁相對的第二側壁的至少一個部分上。第二柵電極是平行于溝槽延伸的字線的部分。為了在沿溝槽互相相鄰各第一柵電極之間的范圍里，字線垂直于溝槽走向的截面不小于這些第一柵電極范圍里的字線的相似截面，在沿溝槽各互相相鄰MOS晶體管的各兩個第一柵電極之間布置了一個第一絕緣的結構，此結構是布置在溝槽的側壁上的和探出溝槽的，使得各第一柵電極的各第一側壁和第一絕緣結構的一個第一側壁交叉過渡。此字線界靠到第一絕緣結構的第一側壁上和界靠到第一絕緣結構的與第一側壁相對的第二側壁的至少一個部分上。沒有此第一絕緣結構，基于逐段縮小的截面字線的電阻會是更大的。
與此德國專利申請19524478相反能夠自校準地，意即不采用應校準的各種掩模，生成這些字線。如果這些字線的一個垂直尺寸，意即在這些溝槽各側壁一個平面中的和垂直于這些字線走向的一個尺寸，是可與德國專利申請19524478各字線的相應尺寸比較的話，用于生成這些字線的刻蝕過程要比用于生成德國專利申請19524478的垂直于各溝槽延伸各字線的刻蝕過程簡單。在這些平行于各溝槽延伸的字線之間形成長的縫隙，這些縫隙對刻蝕過程中的氣體交換要比在德國專利申請19524478的垂直于各溝槽延伸的各字線之間生成在各溝槽中的各孔狀凹穴提供更大的空間。
通過析出和刻蝕界靠到溝槽側壁上的材料生成一種結構，以此方法例如可生成此第一柵電極。如果此結構是一種界靠到溝槽側壁上的側墻，這對提高封裝密度是有利的。但是也可通過掩?？涛g生成此結構。如果此結構充滿此溝槽的話，則屬于本發(fā)明的范圍。在生成此結構后縮小溝槽側壁的高度，由此此結構探出溝槽和部分地不界靠到襯底上。
對結構選擇性地刻蝕溝槽之外的襯底，以此方法可縮小溝槽的側壁。從此結構生成多個第一柵電極。
為了防止在縮小溝槽側壁時刻蝕溝槽底部的襯底和由此不是縮小而僅推移此側壁，如果通過一種對襯底可選擇性地刻蝕的輔助結構形成溝槽側壁的一個上部分的話，則對于過程簡化是有利的。在生成界靠到襯底上的溝槽側壁一個下部分之前或之后生成此輔助結構。在生成此結構之后為了縮小溝槽的側壁去除此輔助結構。在此對于襯底選擇性地刻蝕此輔助結構。
為了提高封裝密度在溝槽的相對各側壁上布置兩個互相相對的晶體管是有利的。
互相相對各晶體管的各第一柵電極和第二柵電極是可以連接的。
如果互相相對各晶體管的這些第一和第二柵電極不是互相連接的話，屬于本發(fā)明的范圍。為此為了提高封裝密度，這些第一和第二柵電極可以構成為側墻形的。對每個溝槽安排了兩個字線。
字線可以具有兩個通長的側墻形式，這些側墻各自界靠到第一柵電極的第一側壁和第二側壁上。
屬于本發(fā)明范圍的是，以沿著各溝槽的各側壁各自生成用防護層覆蓋的結構的方法生成第一絕緣結構，去除介于沿著溝槽的各相鄰晶體管之間的防護層和通過熱氧化將結構的各暴露部分轉變?yōu)檫@些第一絕緣結構。
用于生成各第一絕緣結構而氧化上去的結構各部分體積在增大。在溝槽之外兩側進行氧化，因此此體積既在溝槽中心方向上也在相反的方向上對稱地增大。在溝槽之內僅從一側來進行氧化，因此此體積只能在溝槽中心方向上增大。那么通過這些第一絕緣的結構特別強烈地收縮溝槽的各部分。為了避免溝槽各相鄰字線間的短路，在介于互相相對的各第一柵電極和各第一絕緣結構之間的溝槽之內設置一個通長的第二絕緣結構是有利的，在此第二絕緣結構上部面的高度是大于或尤其大致等于襯底表面的高度。因此這些字線不是布置在收縮了的溝槽之內的。也有利的是因此提高了過程可靠性，因為為了生成各字線的不同部分各刻蝕深度是同一的。經各第二柵電極進行各MOS晶體管的觸發(fā)，這些柵電極的電位電容地傳送到這些第一柵電極上。
例如通過掩模注入或通過從摻雜材料源的摻雜材料擴散到半導體材料制的襯底中可以生成MOS晶體管的上源/漏區(qū)和下源/漏區(qū)，溝槽側壁的至少一個部分是布置在此襯底中的。為了生成下源/漏區(qū)可以傾斜地進行注入。為了簡化過程和避免不受歡迎的各種電容，基本上側向對上源/漏區(qū)錯開地布置下源/漏區(qū)是有利的。在此情況下也可通過垂直注入生成此下源/漏區(qū)。為了生成各源/漏區(qū)另可選擇地將一個層序列相應于各源/漏區(qū)和溝道區(qū)外延生長在襯底上，溝槽側面的至少一個部分是生成或布置在此層序列中的。
按本發(fā)明EEPROM裝置存儲單元的面積可以為2F2，在此F為在各自工藝技術中可制造的最小結構尺寸。如果多個橫對各溝槽相鄰的晶體管是串聯的和各自兩個上源/漏區(qū)以及各自兩個下源/漏區(qū)重疊的話，意即形成一個共同的摻雜區(qū)，這對提高封裝密度是有利的。另可選擇地可以經一個導電結構互相連接各上源/漏區(qū)。在此情況下這些晶體管不是串聯的。
將溝槽各字線的接點各自布置在溝槽各相對的末端上對于提高封裝密度是有利的。
此結構包括導電材料，例如像金屬，硅化合物或摻雜多晶硅。在析出期間或事后追加地摻雜多晶硅。
上源/漏區(qū)和下源/漏區(qū)是可以n或p摻雜的。
以下詳述在各圖中表示的本發(fā)明的一個實施例。
圖1展示在生成第一輔助結構。各溝槽、柵極電介層和各結構之后的，通過帶有摻雜層襯底的截面。
圖2a展示在生成第二輔助結構、各下源/漏區(qū)、各上源/漏區(qū)和第一防護結構之后和在從此結構生成各第一柵電極和各第一絕緣結構(在圖2b中所示)之后的出自于圖1的截面。
圖2b展示在圖2a的各過程步驟之后的通過襯底的截面，此截面平行于出自圖2a的截面。
圖3展示在去除第一防護結構之后和生成第二防護結構、各第二絕緣結構、第三絕緣結構、各字線和各第二柵電極之后的出自圖2a的剖面。
這些圖不是按比例的。
初始材料是硅制的一個襯底1，此襯底在一個界靠到襯底1表面0的約1μm厚的層S中是P摻雜的(參閱圖1)。層S的摻雜物濃度約為5*1017cm-3。隨后在TEOS方法中析出厚度約為300nm的SiO2。借助條狀的第一掩模(未表示的)用例如CHF3,O2刻蝕SiO2和在此生成互相平行延伸的約250nm寬的各溝槽G?；ハ嘞噜徃鳒喜跥的中心線擁有約為250nm的相距距離(參閱圖1)。
隨后對SiO2選擇性地用例如HBr,He,O2,NF3刻蝕硅至約為400nm的深度，由此加深這些溝槽G(參閱圖1)。
通過熱氧化生成約8nm厚的柵電介層Gd(參閱圖1)。
為了在溝槽G的各側壁上生成側墻形的各種結構析出厚度約為50nm的就地摻雜的多晶硅并且反刻蝕到部分地暴露出第一輔助結構H1和位于各溝槽G底部上的柵極電介層Gd的各部分為止。這些結構St各自沿各溝槽G的一個側壁延伸(參閱圖1)。通過用例如CHF3,O2對硅選擇性地刻蝕SiO2去除第一輔助結構H1。通過此縮小各溝槽G的這些側壁(參閱圖2a)。這些結構St現在探出各溝槽約300nm。
通過熱氧化生成約10nm厚的第二輔助結構H2(參閱圖2a)。
借助條形第二掩模(未表示)進行n摻雜離子注入。條形第二掩模的這些條垂直于這些溝槽G分布和約250nm寬。各相鄰條的中心線距離約為250nm。通過注入在各溝槽G底部的各部分上形成各下源/漏區(qū)S/Du和在各溝槽G之間形成上源/漏區(qū)S/Do(參閱圖2a)。這些下源/漏區(qū)S/Du在垂直于表面0延伸的軸線方面是與這些上源/漏區(qū)S/Do側向錯開的。
為了生成第一防護結構SS1析出約30nm厚的氮化硅和借助一種與第二掩模互補的第三掩模(未表示)刻蝕。例如CF4,O2,N2適合于作為刻蝕劑(參閱圖2a和圖2b)，圖2a展示通過由第三掩模覆蓋區(qū)的一個截面，圖2b展示通過由第三掩模未覆蓋區(qū)的一個截面，此截面平行于出自圖2a的截面)。
通過熱氧化來氧化各結構St的由第一防護掩模SS1未防護的各部分和形成各第一絕緣結構I1(參閱圖2b)。這些結構St的位于各第一絕緣結構I1之間的各部分是適合作為各第一柵電極Ga1的。由于在氧化時體積增大和只能在溝槽中心方向上在各溝槽G之內進行這種增大，介于互相相對各第一絕緣結構I1之間的空間在各溝槽G之內是比在各溝槽之外的要小，在這里可以在溝槽中心方向和在相反方向上對稱地進行此增大。
隨后以各向同性地反刻蝕SiO2約50nm的方法縮小各第一絕緣結構I1的體積。因此為要生成的各字線創(chuàng)造了更多的空間。
隨后例如用H3PO4去除第一防護結構SS1。
為了生成一個第二防護結構SS2析出約30nm厚的氮化硅(參閱圖3)。為了生成一個第二絕緣結構I2在TEOS方法中析出約200nm厚的SiO2和反刻蝕到在各溝槽G之內形成這些第二絕緣結構I2為止，這些結構的高度與襯底1的高度一致(參閱圖3)。第二防護結構SS2的布置在襯底1上的各部分在此用作刻蝕終止。
隨后例如用H3PO4去除第二防護結構SS2的各暴露的部分。通過例如用HF各向同性地刻蝕SiO2去除第二輔助結構H2的各暴露部分。首先通過熱氧化生成約3nm厚的氧化層、隨后析出約15nm厚的氮化物和熱氧化約3nm深，以此方法生成包含一個ONO(氧化物-氮化物-氧化物)層的第三絕緣結構I3。
為了生成各字線W析出和反刻蝕約50nm厚的就地摻雜多晶硅。各字線W的布置在各第一柵電極Ga1上的各部分是適合于作為各第二柵電極Ga2的。這些字線W各自在溝槽G之內和溝槽G之外延伸。這些字線因此各自既界靠在第一柵電極Ga1的第一側壁F1上也界靠在與第一側壁F1相對的一個第二側壁F2上，垂直晶體管的一個溝道區(qū)也界靠在此柵電極上(參閱圖3)。第三絕緣結構I3將這些第一柵電極Ga1從各第二柵電極Ga2隔開。第二絕緣結構I2防止在各已縮小溝槽G之內的各字線W的形成，在這里可能形成各相鄰字線W間的各種短路。
通過在所屬第一柵電極Ga1上的電荷可改變MOS晶體管的閾電壓。通過基于第二柵電極Ga2和溝道區(qū)Ka之間電壓降的電子隧道貫通進行再充電。第一柵電極Ga1和第二柵電極Ga2之間的面積和因而電容越大則所需的電壓降越小。此面積的大小由第一輔助結構H1的厚度決定。
可以設想有實施例的許多變型，它們同樣屬于本發(fā)明的范圍。尤其是所述各層、區(qū)、輔助結構、結構、掩模和溝槽的尺寸可以與各自的要求相適配。同一情況也適用于所建議的各摻雜材料濃度。各溝槽的各側壁不必垂直于襯底的表面延伸而是可以與半導體結構的表面夾有一種任意的角度。既可在析出期間也可在其后摻雜多晶硅。例如金屬硅化物和/或金屬也可采用來代替摻雜的多晶硅。
權利要求
1．帶有各垂直MOS晶體管的EEPROM裝置，這些MOS晶體管各自包括一個電絕緣的第一柵電極(Ga1)，通過一個第二柵電極(Ga2)和一個溝道區(qū)(Ka)之間的電壓降可以改變柵電極的電荷，其特征在于，-其中在一個襯底(1)中安排了一個具有一個側壁的溝槽(G)，布置在襯底(1)中的溝道區(qū)(Ka)界靠在此側壁上，-其中第一柵電極(Ga1)是布置在溝槽(G)的側壁上的并且探出溝槽(G)，-其中一個第一絕緣結構(I1)是布置在沿溝槽(G)互相相鄰各MOS晶體管的各自兩個第一柵電極(Ga1)之間的，-其中第一絕緣結構(I1)是布置溝槽(G)側壁上的并且探出溝槽(G)，使得各第一柵電極(Ga1)的各側壁(F1)和各第一絕緣結構(I1)的一個第一側壁交叉過渡，-其中第一柵電極(Ga1)的第一側壁(F1)是朝向溝道區(qū)(Ka)的，-其中襯底(1)之外的第二柵電極(Ga2)界靠到電絕緣第一柵電極(Ga1)的第一側壁(F1)上和界靠到電絕緣第一柵電極(Ga1)的與第一側壁(F1)相對的第二側壁(F2)的至少一個部分上，-其中第二柵電極(Ga2)是一個字線(W)的部分，此柵電極平行于溝槽(G)延伸并且界靠到第一絕緣結構(I1)的第一側壁上和界靠到第一絕緣結構(I1)的與第一側壁相對的一個第二側壁的至少一個部分上。
2．按權利要求1的EEPROM裝置，其特征在于，-其中各其它MOS晶體管之一的一個第一柵電極(G1)是布置在溝槽(G)的與溝槽(G)此側壁相對的一個側壁上的，-其中MOS晶體管的和其它MOS晶體管的這些第一柵電極(Ga1)和這些第二柵電極(Ga2)是互相隔開的，這些柵電極從溝槽(G)方面互相相對分開分布。
3．按權利要求2的EEPROM裝置，其特征在于，-其中一個第二絕緣結構(I2)是布置在MOS晶體管和其它MOS晶體管的這些第一柵電極(Ga1)之間的，此結構的上部面位于溝槽(G)之上，-其中第二柵電極(Ga2)和字線(W)是布置在溝槽(G)之上的。
4．按權利要求1至3之一的EEPROM裝置，其特征在于，-其中MOS晶體管和其它MOS晶體管的各下源/漏區(qū)(S/Du)重疊并且是布置在溝槽(G)底部上的，-其中互相相鄰的和布置在互相相鄰各溝槽(G)上各MOS晶體管的各上源/漏區(qū)(S/Do)重疊。
5．用于制造帶有各垂直MOS晶體管的EEPROM裝置的方法，這些晶體管各自包括一個電絕緣的第一柵電極(Ga1)，通過在第二柵電極(Ga2)和溝道區(qū)(Ka)之間的電壓降可以改變柵電極的電荷，其特征在于，-其中在一個襯底(1)中生成一個溝槽(G)，-其中在此襯底(1)中生成溝道區(qū)(Ka)，使得溝道區(qū)界靠到溝槽(G)的一個側壁上，-其中如此生成第一柵電極(G)，使得此柵電極是布置在溝槽(G)的側壁上的并且探出溝槽(6)，-其中在沿溝槽(G)互相相鄰各MOS晶體管的各自兩個第一柵電極(Ga1)之間生成一個第一絕緣結構(I1)，使得此結構是布置在溝槽(G)的側壁上的，此結構探出溝槽(G)，并且這些第一柵電極(Ga1)的各第一側壁(F1)和第一絕緣結構(I1)的一個第一側壁交叉過渡，-其中如此生成第二柵電極(Ga2)，使得此柵電極在襯底(1)之外界靠到朝向溝道區(qū)(Ka)的電絕緣第一柵電極(Ga1)的一個第一側壁(F1)上并且界靠到電絕緣第一柵電極(Ga1)的與第一側壁(F1)相對的一個第二側壁(F2)的至少一個部分上，-其中生成作為字線部分(W)的第二柵電極(Ga2)，此柵電極平行于溝槽(G)延伸，并且此柵電極界靠到第一絕緣結構(I1)的第一側壁上和界靠到第一絕緣結構(I1)的與第一側壁相對的一個第二側壁的至少一個部分上。
6．按權利要求5的方法，其特征在于，-其中析出材料和與襯底(1)一起如此刻蝕此材料，使得生成一個溝槽(G)直到達到襯底(1)中為止，以此方式在襯底(1)的一個表面(0)上生成一個第一輔助結構(H1)，-其中在生成一個柵極電介層(Gd)之后為了生成第一柵電極(Ga1)析出材料和反刻蝕至部分地暴露出第一輔助結構(H1)為止。-其中去除第一輔助結構(H1)。
7．按權利要求5至6之一的方法，其特征在于，-其中在溝槽(G)的與溝槽(G)此側壁相對的一個側壁上生成各其他MOS晶體管中的一個其它MOS晶體管的一個第一柵電極(G1)，使得此MOS晶體管和此其它MOS晶體管相對于溝槽(G)互相相對而處，-其中如此生成此MOS晶體管和此其它MOS晶體管的各第一柵電極(Ga1)和各第二柵電極(Ga2)，使得這些柵電極是互相隔開的。
8．按權利要求7的方法，其特征在于，-其中為了生成第一柵電極(Ga1)，沿溝槽(G)各側壁各自生成一個側墻形結構(St)，-其中析出材料和借助一個條形掩?？涛g至結構(St)部分地暴露為止，掩模的各條橫向于溝槽(G)延伸，以此方法生成一個防護結構(SS1)，-其中通過熱氧化將結構(St)的各暴露部分轉變?yōu)榻^緣材料，以此方法從結構(St)生成各第一柵電極(Ga1)和在沿溝槽(G)互相相鄰的各第一柵電極(Ga1)之間生成各第一絕緣結構(I1)。
9．按權利要求7或8的方法，其特征在于，-其中在此MOS晶體管和此其它MOS晶體管的各第一柵電極(Ga1)之間生成一個第二絕緣結構(I2)，此結構的上部面位于溝槽(G)之上，-其中如此生成第二柵電極(Ga2)和字線(W)，使得它們是布置在溝槽(G)之上的。
10．按權利要求7至9之一的方法，其特征在于，-其中生成此MOS晶體管和此其它晶體管的各下源/漏區(qū)(S/Du)，這些源/漏區(qū)是重疊的并且是布置在溝槽(G)底部上的，-其中如此生成互相相鄰和布置在互相相鄰各溝槽(G)上的各MOS晶體管的各上源/漏區(qū)(S/Do)，使得這些源/漏區(qū)重疊。
全文摘要
帶有各垂直MOS晶體管的EEPROM裝置及其制造方法,這些MOS晶體管各自包括一個電絕緣的第一柵電極,通過一個第二柵電極和一個溝道區(qū)之間的電壓降可以改變柵電極的電荷。第一柵電極(Ga1)探出溝槽(G)。第二柵電極(Ga2)既界靠在在其上布置著溝道區(qū)(Ka)的第一柵電極(Ga1)的一個第一側壁(F1)上,也界靠在與第一側壁(F1)相對的一個第二側壁(F2)上。第二柵電極(Ga2)是平行于溝槽(G)延伸的字線(W)部分。
文檔編號H01L21/8247GK1221222SQ9812600
公開日1999年6月30日 申請日期1998年12月22日 優(yōu)先權日1997年12月22日
發(fā)明者F·霍夫曼, W·克勞特施內德, J·維勒 申請人:西門子公司