一種非對稱超薄soimos晶體管結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件結(jié)構(gòu)及其制造方法，具體地，涉及一種非對稱超薄SOIMOS晶體管結(jié)構(gòu)及其制造方法。
技術(shù)背景
[0002]SOI (Silicon On Insulator)是指絕緣體上娃技術(shù),SOI技術(shù)是公認(rèn)的二^--世紀(jì)的主流半導(dǎo)體技術(shù)之一。SOI技術(shù)有效地克服了體硅材料的不足，充分發(fā)揮了硅集成電路技術(shù)的潛力，正逐漸成為制造高速、低功耗、高集成度和高可靠超大規(guī)模集成電路的主流技。
[0003]在MOSFET結(jié)構(gòu)中，為了增強柵對溝道的控制能力，更好的抑制短溝道效應(yīng)，希望溝道部分越窄越好。然而，在溝道厚度小于1nm以后，由于載流子遷移率隨著溝道厚度的減小而降低，器件性能會受到較嚴(yán)重的影響，特別地，在靠近源端的溝道部分所受影響尤為嚴(yán)重，而在漏端，由于高場飽和作用的影響，溝道寬度對遷移率的影響不起主要作用。
[0004]漏端感應(yīng)勢魚降低效應(yīng)(Drain Induct1n Barrier Lower)是短溝道器件中存在的一種非理想效應(yīng)，即當(dāng)溝道長度減小，源漏電壓增加而使得源區(qū)和漏區(qū)PN結(jié)耗盡區(qū)靠近時，溝道中的電力線可以從漏區(qū)穿越到源區(qū)，并導(dǎo)致源端勢壘高度降低，從而使源區(qū)注入溝道的載流子數(shù)目增加，漏端電流增大。隨著溝道長度的進一步減小，DIBL的影響越來越嚴(yán)重，使晶體管閾值電壓降低，器件電壓增益下降，同時也限制了超大規(guī)模集成電路集成度的提高。為了降低DIBL的影響，希望溝道寬度，尤其是靠近漏端的溝道寬度越窄越好。
[0005]因此，為了平衡溝道寬度對載流子遷移率和DIBL效應(yīng)的影響，優(yōu)化器件性能，本發(fā)明提供了一種非對稱超薄SOMOS晶體管結(jié)構(gòu)及其制作方法，其溝道區(qū)靠近源端部分的厚度是靠近漏端部分的厚度的I至3倍，且其薄溝道部分的長度是厚溝道部分的長度的I至3倍。也就是說，在靠近源端的地方，主要考慮溝道寬度對遷移率的影響，溝道寬度較大；而在靠近漏端的地方，由于溝道寬度對載流子遷移率的影響不大，因此為了降低DIBL的影響，溝道寬度較小。與現(xiàn)有技術(shù)相比，本發(fā)明有效地抑制了短溝道效應(yīng)的不良影響，提高了器件性能。

【發(fā)明內(nèi)容】

[0006]本發(fā)明提供了一種非對稱超薄SOIMOS晶體管結(jié)構(gòu)及其制作方法，有效抑制了器件的短溝道效應(yīng)，提高了器件性能。具體地，本發(fā)明提供的一種非對稱超薄SOMOS晶體管的制造方法，包括:
[0007]a.提供由絕緣層和半導(dǎo)體層組成的襯底；
[0008]b.在所述襯底上形成柵極疊層；
[0009]c.去除半導(dǎo)體層上源區(qū)一側(cè)的半導(dǎo)體材料，形成第一空位；
[0010]d.去除絕緣層上源區(qū)及靠近源區(qū)的溝道下方的絕緣材料，形成第二空位；
[0011 ] e.在第一空位和第二空位處填充半導(dǎo)體材料，并與第二空位上方的半導(dǎo)體材料相連；
[0012]f.進行源漏區(qū)注入。
[0013]其中，在步驟c中，所述第一空位的長度等于半導(dǎo)體層上源區(qū)的長度，所述第一空位的厚度等于半導(dǎo)體層的厚度。
[0014]其中，在步驟c中，所述去除半導(dǎo)體層上源區(qū)一側(cè)的半導(dǎo)體層，形成第一空位的方法是各向異性刻蝕。
[0015]其中，在步驟d中，所述第二空位的厚度為半導(dǎo)體層厚度的I?3倍。
[0016]其中，在步驟d中，所述第二空位延伸至柵極疊層下方的長度約為柵極疊層長度的 1/4 ?2/3。
[0017]其中，在步驟d中，所述去除絕緣層上源區(qū)及靠近源區(qū)的溝道下方的絕緣材料，形成第二空位的方法是各向同性刻蝕。
[0018]其中，在步驟e中，所述在第一空位和第二空位處填充半導(dǎo)體層的方法是選擇性外延生長。
[0019]其中，在所述步驟b可用以下步驟代替:g.在所述襯底上形成柵極介質(zhì)層，在所述柵極介質(zhì)層上形成偽柵結(jié)構(gòu)；h.在偽柵結(jié)構(gòu)的兩側(cè)形成源漏擴展區(qū)。
[0020]其中，在所述步驟f之后還可包括步驟:1.對漏區(qū)一側(cè)的半導(dǎo)體層進行加厚，直至漏區(qū)頂部與源區(qū)頂部平齊。
[0021]其中，在所述步驟f之后還可包括步驟:j.去除所述偽柵結(jié)構(gòu)，形成偽柵空位；k.在偽柵空位中淀積柵極疊層。
[0022]相應(yīng)的，本發(fā)明提供了一種非對稱超薄SOMOS晶體管結(jié)構(gòu)，包括:
[0023]絕緣層；
[0024]位于所述絕緣層上方的半導(dǎo)體層；
[0025]位于所述半導(dǎo)體層上方的柵極介質(zhì)層；
[0026]位于所述柵極介質(zhì)層上方的柵極疊層；
[0027]位于所述柵極疊層下方的溝道區(qū)；
[0028]位于所述柵極疊層兩側(cè)襯底中的源漏區(qū)；
[0029]以及覆蓋柵極疊層和源漏區(qū)的層間介質(zhì)層；
[0030]其中，所述溝道區(qū)靠近源端部分的厚度是靠近漏端部分的厚度的I至3倍。
[0031]根據(jù)本發(fā)明提供的非對稱超薄SOMOS晶體管結(jié)構(gòu)，在溝道部分靠近源端的位置寬度較大，降低了溝道寬度對遷移率的影響；而在靠近漏端的地方寬度較小，在不影響載流子遷移率的情況下，有效降低DIBL的影響。與現(xiàn)有技術(shù)相比，本發(fā)明有效地抑制了短溝道效應(yīng)的不良影響，提高了器件性能。
【附圖說明】
[0032]通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本發(fā)明的其它特征、目的和優(yōu)點將會變得更明顯:
[0033]圖1?圖7為根據(jù)本發(fā)明的一個【具體實施方式】中該超薄SOI器件各個制造階段的剖面圖。
[0034]附圖中相同或相似的附圖標(biāo)記代表相同或相似的部件。
【具體實施方式】
[0035]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明的實施例作詳細描述。
[0036]下面詳細描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。
[0037]如圖7所示，本發(fā)明提供了一種非對稱超薄SOMOS晶體管結(jié)構(gòu)，包括:絕緣層200 ;位于所述絕緣層200上方的半導(dǎo)體層300 ;位于所述半導(dǎo)體層300上方的柵極介質(zhì)層301 ;位于所述柵極介質(zhì)層301上方的柵極疊層304 ;位于所述柵極疊層304下方的溝道區(qū)；位于所述柵極疊層304兩側(cè)襯底中的源漏區(qū)；以及覆蓋柵極疊層304和源漏區(qū)的層間介質(zhì)層；其中，所述溝道區(qū)靠近源端部分的厚度是靠近漏端部分的厚度的I至3倍。所述厚溝道部分的長度是溝道總長度的1/4?2/3。
[0038]該襯底由基體層100、絕緣層200和半導(dǎo)體層300通過SOI制造技術(shù)形成，所述SOI制造技術(shù)可以是注氧隔離技術(shù)、激光再結(jié)晶技術(shù)、鍵合技術(shù)和/或注氫智能剝離技術(shù)等?；讓?00非必須，即，僅絕緣層200和半導(dǎo)體層300也可構(gòu)成所述SOI襯底。絕緣層200是形成于基底層100之上的氧化層，首選是二氧化娃,其厚度為5nm?200nm。半導(dǎo)體層300首選是一薄的單晶娃層，也可以是單晶的鍺娃合金，其厚度為5?20nm,如8nm、10nm等。
[0039]柵介質(zhì)層301優(yōu)選材料為氮氧化硅，也可為氧化硅或高K材料。其等效氧化厚度為 0.5nm ?5nm。
[0040]柵結(jié)構(gòu)包括導(dǎo)電的柵極疊層304和一對位于該柵極疊層304兩側(cè)的絕緣介質(zhì)側(cè)墻303。柵極疊層304可以只為金屬柵極，也可以為金屬/多晶硅復(fù)合柵極，其中多晶硅上表面上具有硅化物。
[0041]半導(dǎo)體溝道區(qū)位于絕緣襯底200的表面，其優(yōu)選材料為單晶硅或單晶鍺合金薄膜，其厚度為5?20nm。該區(qū)域是極輕摻雜甚至未摻雜的。在摻雜的情況下，其摻雜類型與源漏區(qū)摻雜相反。
[0042]源區(qū)和漏區(qū)分別位于柵極疊層304兩側(cè)，絕緣層200上方的半導(dǎo)體層300內(nèi)。源區(qū)的厚度大于漏區(qū)的厚度。靠近源區(qū)一側(cè)的溝道部分厚度大于靠近漏端一側(cè)的溝道厚度，為 1nm ?60nmo
[0043]根據(jù)本發(fā)明提供的非對稱超薄SOMOS晶體管結(jié)構(gòu)，在溝道部分靠近源端的地方寬度較大，降低了溝道寬度對遷移率的影響；而在靠近漏端的地方寬度較小，在不影響載流子遷移率的情況下，有效降低DIBL的影響。與現(xiàn)有技術(shù)相比，本發(fā)明有效地抑制了短溝道效應(yīng)的不良影響，提高了器件性能。
[0044]下面結(jié)合附圖對本發(fā)明的制作方法進行詳細說明，包括以下步驟。需要說明的是，本發(fā)明各個實施例的附圖僅是為了示意的目的，因此沒有必要按比例繪制。
[0045]首先提供襯底。所用襯底為SOI材料。該SOI材料由鍵合和背面腐蝕技術(shù)制成。由基底層100、隱埋氧化層200和單晶硅膜300組成。隱埋氧化層厚度約為75nm?200nm。單晶硅膜300起始厚度為5?20nm，如果過厚，可由熱氧化和BOE腐蝕技術(shù)減薄至所需厚度?；滓部梢允撬{寶石或玻璃等絕緣材料。
[0046]在所述襯底上形成柵極介質(zhì)層301。所述柵極介質(zhì)層301可以是熱氧化層，包括氧化硅、氮氧化硅；也可為高K介質(zhì)，例如HfAlON、HfSiAlON, HfTaAlON, HfTiAlON, HfON,HfS1N, HfTaON, HfT1N, A1203> La203> ZrO2, LaAlO 中的一種或其組合，柵極介質(zhì)層 301 的厚度可以為Inm-1Onm,例如3nm、5nm或8nm?？梢圆捎脽嵫趸?、化學(xué)氣相沉積(CVD)或原子層沉積(ALD)等工藝來形成柵極介質(zhì)層301。
[0047]接下來，在所述柵極介質(zhì)層上形成偽柵結(jié)構(gòu)302。所述偽柵結(jié)構(gòu)302可以是單層的，也可以是多層的。偽柵結(jié)構(gòu)302可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以為1nm?200nm。本實施例中，偽柵結(jié)構(gòu)包括多晶硅和二氧化