一種修復(fù)位于有源區(qū)襯底上損傷的方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域,尤其涉及一種修復(fù)位于有源區(qū)襯底上損傷的方 法。
【背景技術(shù)】
[0002] 目前,隨著半導(dǎo)體器件結(jié)構(gòu)的微型化趨勢(shì),CMOS器件產(chǎn)品的尺寸也在持續(xù)不斷的 縮小,而在器件產(chǎn)品的制備工藝中襯底及材料的損失(thesubstrateandmaterialloss) 越來(lái)越嚴(yán)重。
[0003] 根據(jù)國(guó)際半導(dǎo)體技術(shù)路線圖(InternationalTechnologyRoadmapFor Semiconductors,簡(jiǎn)稱ITRS)的顯不,CMOS器件結(jié)構(gòu)的表面粗糖度(surfaceroughness)損 傷及娃(silicon)、氧化物(oxide)的損失(loss)變得越來(lái)越嚴(yán)重,如在CMOS產(chǎn)品的制備 過(guò)程中,進(jìn)行主側(cè)墻刻蝕(main-spaceretch)/偏置側(cè)墻刻蝕(offsetetch)工藝步驟時(shí), 均會(huì)造成娃襯底的損失或損傷(Sisubstraterecess/damage)。
[0004] 具體的,在進(jìn)行如柵介質(zhì)層和側(cè)墻薄膜(sidewall fiim)剝離(scaling)工藝, 或者采用反應(yīng)離子刻蝕工藝(Reactive Ion Etching,簡(jiǎn)稱RIE)刻蝕形成柵極圖形(gate patterning)或柵極側(cè)墻(spacer)工藝,甚至器件表面的清洗(cleaning)、灰化(ash)工藝 中,均會(huì)由于覆蓋在娃襯底表面的刻蝕停止層(etch stop layer)比較薄,無(wú)法阻擋娃襯底 在進(jìn)行上述工藝時(shí)受到的嚴(yán)重?fù)p傷(very grievous substrate damage),如在進(jìn)行上述工 藝時(shí),會(huì)對(duì)位于有源區(qū)(即源/漏區(qū)(source/drain,簡(jiǎn)稱S/D))的硅襯底表面的硅及氧化物 等材料造成嚴(yán)重的損失(material loss),還會(huì)進(jìn)一步增大娃襯底的表面的粗糙度。
【發(fā)明內(nèi)容】
[0005] 針對(duì)上述技術(shù)問(wèn)題,本申請(qǐng)?zhí)峁┝艘环N修復(fù)位于有源區(qū)襯底上損傷的方法,主要 應(yīng)用于進(jìn)行CMOS器件制備時(shí)對(duì)位于有源區(qū)(S卩S/D區(qū))的硅襯底造成的損傷(如增大硅襯底 表面的粗糙度、造成硅襯底表面的硅及氧化物等材料嚴(yán)重的損失等)的修復(fù)。
[0006] 本申請(qǐng)記載了一種修復(fù)位于有源區(qū)襯底上損傷的方法,其中,所述方法包括:
[0007] 提供一設(shè)置有有源區(qū)的半導(dǎo)體襯底;
[0008] 于該半導(dǎo)體襯底上進(jìn)行CMOS器件制備工藝時(shí),在位于有源區(qū)的半導(dǎo)體襯底上形 成損傷后,采用選擇性外延生長(zhǎng)工藝對(duì)所述損傷進(jìn)行修復(fù)。
[0009] 上述的修復(fù)位于有源區(qū)襯底上損傷的方法,其中,所述CMOS器件制備工藝包括柵 極圖形化工藝、偏置側(cè)墻刻蝕工藝、主側(cè)墻刻蝕工藝、灰化工藝和清洗工藝;
[0010] 于所述半導(dǎo)體襯底上進(jìn)行所述柵極圖形化工藝、所述偏置側(cè)墻刻蝕工藝、所述主 側(cè)墻刻蝕工藝、所述灰化工藝和/或所述清洗工藝后,采用選擇性外延生長(zhǎng)工藝對(duì)所述損 傷進(jìn)行修復(fù)。
[0011] 上述的修復(fù)位于有源區(qū)襯底上損傷的方法,其中,所述損傷包括材料損失和襯底 表面粗糙度增大。
[0012] 上述的修復(fù)位于有源區(qū)襯底上損傷的方法,其中,所述材料損失包括硅損失和/ 或氧化物損失。
[0013] 上述的修復(fù)位于有源區(qū)襯底上損傷的方法,其中,所述選擇性外延生長(zhǎng)工藝形成 一修復(fù)薄膜覆蓋在位于有源區(qū)的半導(dǎo)體襯底上,以對(duì)所述損傷進(jìn)行修復(fù)。
[0014] 上述的修復(fù)位于有源區(qū)襯底上損傷的方法,其中,所述修復(fù)薄膜的材質(zhì)及其物理 化學(xué)性質(zhì)均與所述半導(dǎo)體襯底的相同。
[0015] 上述的修復(fù)位于有源區(qū)襯底上損傷的方法,其中,所述修復(fù)薄膜的厚度為20~ 100 埃。
[0016] 上述的修復(fù)位于有源區(qū)襯底上損傷的方法,其中,在溫度為500~800°C的條件 下,采用SiH4或DCS作為反應(yīng)氣體,同時(shí)于反應(yīng)腔室中通入H2和HCL,進(jìn)行所述選擇性外延 生長(zhǎng)工藝。
[0017] 上述的修復(fù)位于有源區(qū)襯底上損傷的方法,其中,所述半導(dǎo)體襯底為硅襯底。
[0018] 上述的修復(fù)位于有源區(qū)襯底上損傷的方法,其中,采用單片或批次處理系統(tǒng)進(jìn)行 所述的CMOS器件制備工藝。
[0019] 本申請(qǐng)還記載了一種修復(fù)位于有源區(qū)襯底上損傷的方法,其中,所述方法包括:
[0020] 提供一半導(dǎo)體襯底;
[0021] 于該半導(dǎo)體襯底的上表面覆蓋一柵氧化物層后,在該柵氧化層的上表面制備多晶 硅層或非晶硅層;
[0022] 繼續(xù)依次進(jìn)行柵極圖案化工藝、偏置側(cè)墻制備工藝、輕摻雜工藝、退火工藝、主側(cè) 墻制備工藝和源/漏極注入工藝;
[0023] 其中,于偏置側(cè)墻制備工藝和/或主側(cè)墻制備工藝后,對(duì)暴露的半導(dǎo)體襯底的表 面進(jìn)行選擇性外延生長(zhǎng)工藝。
[0024] 上述的修復(fù)位于有源區(qū)襯底上損傷的方法的制備方法,其中,在進(jìn)行偏置側(cè)墻制 備工藝和主側(cè)墻制備工藝時(shí)均對(duì)暴露的半導(dǎo)體襯底表面造成損傷,所述選擇性外延生長(zhǎng)工 藝對(duì)所述損傷進(jìn)行修復(fù)。
[0025] 上述的修復(fù)位于有源區(qū)襯底上損傷的方法,其中,所述選擇性外延生長(zhǎng)工藝形成 一修復(fù)薄膜覆蓋在暴露的半導(dǎo)體襯底上,以對(duì)所述損傷進(jìn)行修復(fù)。
[0026] 上述的修復(fù)位于有源區(qū)襯底上損傷的方法,其中,所述修復(fù)薄膜的材質(zhì)及其物理 化學(xué)性質(zhì)均與所述半導(dǎo)體襯底的相同。
[0027] 上述的修復(fù)位于有源區(qū)襯底上損傷的方法,其中,所述修復(fù)薄膜的厚度為20~ 100 埃。
[0028] 上述的修復(fù)位于有源區(qū)襯底上損傷的方法,其中,所述損傷包括材料損失和襯底 表面粗糙度增大。
[0029] 上述的修復(fù)位于有源區(qū)襯底上損傷的方法,其中,所述材料損失包括硅損失和/ 或氧化物損失。
[0030] 上述的修復(fù)位于有源區(qū)襯底上損傷的方法,其中,在溫度為500~800°C的條件 下,采用SiH4或DCS作為反應(yīng)氣體,同時(shí)于反應(yīng)腔室中通入H2和HCL,進(jìn)行所述選擇性外延 生長(zhǎng)工藝。
[0031] 上述的修復(fù)位于有源區(qū)襯底上損傷的方法,其中,所述半導(dǎo)體襯底為硅襯底。
[0032] 綜上所述,由于采用了上述技術(shù)方案,本申請(qǐng)?zhí)岢龅囊环N修復(fù)位于有源區(qū)襯底上 損傷的方法,應(yīng)用于CMOS器件的制備工藝中,通過(guò)在對(duì)有源區(qū)襯底造成損傷的工藝后,對(duì) 位于該有源區(qū)的襯底進(jìn)行一次或多次的選擇性外延生長(zhǎng)工藝,以在受到損傷的襯底表面生 長(zhǎng)一材質(zhì)及其物理化學(xué)等性質(zhì)完全與該襯底相同的修復(fù)薄膜,進(jìn)而完成對(duì)上述損傷如材料 結(jié)構(gòu)損失的補(bǔ)償及降低襯底表面的粗糙度等,以進(jìn)一步的提高最終制備的CMOS器件的性 能。
【附圖說(shuō)明】
[0033] 圖1是本申請(qǐng)修復(fù)位于有源區(qū)襯底上損傷的方法中一實(shí)施例的方法流程示意圖;
[0034] 圖2~6是本申請(qǐng)修復(fù)位于有源區(qū)襯底上損傷的方法中另一實(shí)施例的流程結(jié)構(gòu)示 意圖。
【具體實(shí)施方式】
[0035] 下面結(jié)合附圖對(duì)本發(fā)明的【具體實(shí)施方式】作進(jìn)一步的說(shuō)明:
[0036] 圖1是本申請(qǐng)修復(fù)位于有源區(qū)襯底上損傷的方法中一實(shí)施例的方法流程示意 圖;如圖1所示,本申請(qǐng)中的一種修復(fù)位于有源區(qū)襯底上損傷的方法,可應(yīng)用于CMOS器件 (advanced CMOS logic)的制備工藝中,尤其是應(yīng)用于采用單片(single wafer)或批次處 理(batch)系統(tǒng)進(jìn)行的CMOS器件的制備工藝中,該方法包