具有用于防止逆向工程的特征的半導(dǎo)體器件的制作方法
【專利說明】具有用于防止逆向工程的特征的半導(dǎo)體器件
[0001]本申請(qǐng)要求2013年I月11日提交的美國(guó)專利申請(qǐng)N0.13/739,401的優(yōu)先權(quán)，該美國(guó)專利申請(qǐng)是2012年10月30日提交的美國(guó)專利申請(qǐng)N0.13/663,921的部分連續(xù)案，是2011年7月29日提交的美國(guó)專利申請(qǐng)N0.13/194, 452的分案，要求2011年6月7日提交的美國(guó)臨時(shí)專利申請(qǐng)序列號(hào)61/494，172的權(quán)益，其全部?jī)?nèi)容以引用方式并入本文中。
技術(shù)領(lǐng)域
[0002]期望設(shè)計(jì)一種難以進(jìn)行逆向工程從而保護(hù)電路設(shè)計(jì)的電子芯片。已知的逆向工程技術(shù)包括用于拆卸芯片各層以暴露邏輯器件的方法。
【背景技術(shù)】
[0003]半導(dǎo)體拆卸技術(shù)通常涉及將器件層成像、去除器件層、將下一層成像、去除該層等等，直到實(shí)現(xiàn)半導(dǎo)體器件的完整表現(xiàn)。通常，使用光學(xué)或電子顯微鏡實(shí)現(xiàn)層成像?？赏ㄟ^使用諸如研磨或拋光的物理手段、通過蝕刻特定化合物的化學(xué)手段、通過使用激光器或聚焦離子束技術(shù)(FIB)，或者通過任何能夠去除各層的其它已知方法，進(jìn)行層去除。圖1示出通過拆卸逆向工程技術(shù)成像的半導(dǎo)體層和區(qū)域中的一些。
[0004]一旦半導(dǎo)體器件拆卸完成并且收集到成像信息，就可使用擴(kuò)散層(diffus1n)、多晶硅、限定用于形成邏輯門的MOS器件的阱區(qū)、限定邏輯門如何互連的金屬層，來重新構(gòu)造半導(dǎo)體器件的邏輯功能。圖2示出半導(dǎo)體層如何限定MOS器件。
[0005]美國(guó)專利N0.7，711，964公開了一種保護(hù)邏輯配置數(shù)據(jù)的方法。邏輯器件的配置數(shù)據(jù)被加密并且使用硅密鑰加密解密密鑰。被加密的解密密鑰和配置被傳遞到邏輯器件。硅密鑰用于解密隨后用于解密配置數(shù)據(jù)的解密密鑰。這種方法帶來的一個(gè)問題是，芯片沒有受到保護(hù)而免于遭受如上所述的物理逆向工程。
[0006]許多其它密碼學(xué)技術(shù)是已知的。但是，所有密碼學(xué)技術(shù)易受到傳統(tǒng)拆卸技術(shù)的攻擊。
[0007]公開了一種用于設(shè)計(jì)對(duì)抗這些技術(shù)的半導(dǎo)體器件的方法。該半導(dǎo)體器件包括沒有明確表征器件功能的物理幾何形狀。例如，設(shè)計(jì)其中兩種或更多種類型的邏輯器件具有相同物理幾何形狀的半導(dǎo)體器件。當(dāng)執(zhí)行拆卸方法時(shí)，兩個(gè)或更多個(gè)器件將表現(xiàn)出相同的物理幾何形狀，但是這兩個(gè)或更多個(gè)器件具有不同的邏輯功能。這樣防止有人執(zhí)行逆向工程用觀察器件幾何形狀的已知方法確定邏輯功能。
[0008]采用公開的方法和器件將迫使逆向工程采用更困難的技術(shù)。這些技術(shù)更耗時(shí)，成本更高，更有可能有誤差。

【發(fā)明內(nèi)容】

[0009]本發(fā)明的方法和器件提供難以使用已知技術(shù)進(jìn)行逆向工程的半導(dǎo)體器件。
[0010]在一個(gè)方面，ROM電路包括:第一 N溝道晶體管，其具有輸出并且具有適于當(dāng)P溝道電路連接到第一 N溝道晶體管時(shí)將輸出偏置成預(yù)定電平的器件幾何形狀和器件特性；傳輸晶體管，其連接在輸出和數(shù)據(jù)總線之間，傳輸晶體管連接到字線，字線適于當(dāng)字線被斷言時(shí)導(dǎo)通傳輸晶體管；p溝道電路，其連接到數(shù)據(jù)總線并且適于當(dāng)通過晶體管導(dǎo)通時(shí)提供泄漏電流以將第一 N溝道晶體管中的柵極充電。
[0011]一種器件是包括第一器件和第二器件的電子元件。第一器件具有第一幾何形狀和第一特性并且第二器件具有第二幾何形狀和第二特性。所述第一幾何形狀和所述第二幾何形狀是相同的并且所述第二特性不同于所述第一特性。所述電子元件可包括另外的器件。這些器件可以是有源器件或者它們可以是硅化物多晶硅電阻器和非硅化物多晶硅電阻器。
[0012]第二器件是包括第一邏輯器件和第二邏輯器件的電子電路。第一邏輯器件和第二邏輯器件中的至少一個(gè)包括具有第一幾何形狀和第一特性的第一器件以及具有第二幾何形狀和第二特性的第二器件。所述第一幾何形狀和所述第二幾何形狀是相同的并且所述第二特性不同于所述第一特性。
[0013]提供了一種對(duì)抗逆向工程的制造半導(dǎo)體器件的方法。所述方法包括提供一個(gè)或多個(gè)隱形偏置發(fā)生器，所述隱形偏置發(fā)生器包括具有第一幾何形狀和第一特性的第一器件以及具有第二幾何形狀和第二特性的第二器件，其中，所述第一幾何形狀和所述第二幾何形狀是相同的并且所述第二特性不同于所述第一特性。提供多個(gè)邏輯器件并且在邏輯器件內(nèi)隨機(jī)分布一個(gè)或多個(gè)隱形偏置發(fā)生器。
[0014]提供了一種對(duì)抗逆向工程的設(shè)計(jì)半導(dǎo)體器件的方法。所述方法包括提供一個(gè)或多個(gè)隱形偏置發(fā)生器，所述隱形偏置發(fā)生器包括具有第一幾何形狀和第一偏置電壓的第一器件以及具有第二幾何形狀和第二偏置電壓的第二器件，其中，所述第一幾何形狀和所述第二幾何形狀是相同的并且所述第二偏置電壓不同于所述第一偏置電壓。所述方法還包括提供多個(gè)邏輯器件；在邏輯器件內(nèi)隨機(jī)分布一個(gè)或多個(gè)隱形偏置發(fā)生器。
[0015]提供了對(duì)抗逆向工程的制造半導(dǎo)體器件的另一種方法。所述方法包括:提供襯底；提供第一金屬層，其中，電子器件的輸出位于所述第一金屬層上。所述方法還包括提供第二金屬層，其中，電子器件的柵極位于第二金屬層上，其中，第一金屬層位于第二金屬層下方并且必須去除第二金屬層以測(cè)試輸出的電平。
[0016]根據(jù)應(yīng)該依照附圖進(jìn)行閱讀的以下對(duì)實(shí)施例的詳細(xì)描述，將更充分地理解本發(fā)明的這些和其它特征和目的。
[0017]在這點(diǎn)上，在詳細(xì)說明本發(fā)明的至少一個(gè)實(shí)施例之前，要理解，本發(fā)明的應(yīng)用不限于說明書中闡述或附圖中示出的構(gòu)造的細(xì)節(jié)和構(gòu)件的布置。本發(fā)明能夠具有其它實(shí)施例并且以各種方式實(shí)踐和執(zhí)行。另外，要理解，本文中采用的措辭和術(shù)語(yǔ)以及摘要是出于描述的目的，不應(yīng)該被視為限制。
[0018]如此，本領(lǐng)域的技術(shù)人員將理解，作為本公開基礎(chǔ)的構(gòu)思可容易地用作設(shè)計(jì)用于執(zhí)行本發(fā)明的許多目的的其它結(jié)構(gòu)、方法和系統(tǒng)的基礎(chǔ)。因此，重要的是，權(quán)利要求可視為包括這種等同構(gòu)造，只要它們不脫離本發(fā)明的精神和范圍。
【附圖說明】
[0019]附圖并入且形成本說明書的一部分、示出本發(fā)明的實(shí)施例，并與描述一起用于說明本發(fā)明的原理；
[0020]圖1示出通過拆卸逆向工程技術(shù)成像的半導(dǎo)體層和區(qū)域；
[0021]圖2示出半導(dǎo)體層如何限定MOS器件；
[0022]圖3示出對(duì)抗傳統(tǒng)逆向工程技術(shù)的電路；
[0023]圖4示出使用電平移位器的電路構(gòu)造；
[0024]圖5示出使用電平移位器的第二構(gòu)造；
[0025]圖6示出沒有比較器的電路構(gòu)造；
[0026]圖7示出沒有比較器的第二電路構(gòu)造；
[0027]圖8示出具有六個(gè)有源器件的電路構(gòu)造；
[0028]圖9A示出使用公開技術(shù)的多路復(fù)用器；
[0029]圖9B示出使用公開技術(shù)的多路復(fù)用器的第二實(shí)施例；
[0030]圖10示出“NAND (與非)”邏輯功能的實(shí)現(xiàn)方式；
[0031]圖11示出“NOR(或非)”邏輯功能的實(shí)現(xiàn)方式；
[0032]圖12示出“ INVERT (反相)”邏輯功能的實(shí)現(xiàn)方式；
[0033]圖13示出“BUFFER(緩沖)”邏輯功能的實(shí)現(xiàn)方式；
[0034]圖14示出“X0R(異或)”邏輯功能的實(shí)現(xiàn)方式；
[0035]圖15示出“XN0R(異或非)”邏輯功能的實(shí)現(xiàn)方式；
[0036]圖16A示出具有有源構(gòu)件的IBG器件；
[0037]圖16B示出具有有源構(gòu)件的IBG器件的替代實(shí)現(xiàn)方式；
[0038]圖17示出包括電阻器的電路；
[0039]圖18示出具有有源器件的硅晶片的側(cè)視圖；
[0040]圖19示出對(duì)抗芯片電子測(cè)試的硅晶片的另一個(gè)實(shí)施例；
[0041]圖20A示出MOS半導(dǎo)體器件的橫截面；
[0042]圖20B示出半導(dǎo)體器件中的寄生電容和電阻；
[0043]圖21示出利用寄生電容的IBG電路。
【具體實(shí)施方式】
[0044]包含邏輯功能的許多半導(dǎo)體工藝提供了將用于不同環(huán)境的不同類型的金屬氧化物半導(dǎo)體(M0s)器件。例如，一個(gè)器件可只在較低電壓下操作并且可被確定尺寸成具有最小幾何形狀。另一個(gè)器件可在較高電壓下操作并且無法被確定尺寸成具有最小幾何形狀。使用這種類型的器件允許半導(dǎo)體器件接口到外部信號(hào)，相比于內(nèi)部最小尺寸的器件，這些外部信號(hào)的電壓較高。
[0045]之前示例中的那種類型的MOS器件通常受擴(kuò)散材料的電特性控制。通過利用離子注入劑量和能量略微改變此材料的原子結(jié)構(gòu)，改變這些特性。這個(gè)過程一般被描述為“摻雜”。無法通過傳統(tǒng)的逆向工程拆卸技術(shù)檢測(cè)電特性的這種略微變