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      蝕刻方法

      文檔序號(hào):9262135閱讀:577來源:國知局
      蝕刻方法
      【技術(shù)領(lǐng)域】
      [0001] 本發(fā)明涉及蝕刻半導(dǎo)體襯底的方法,具體而并非排他性地涉及蝕刻半導(dǎo)體襯底以 露出掩埋在襯底內(nèi)的一個(gè)或多個(gè)要素,諸如通孔。
      【背景技術(shù)】
      [0002] 娃通孔(ThroughSiliconVias(TSV))是豎直的電氣連接,通常填充有穿過娃晶 片豎直延伸的銅。TSV是形成3D封裝和3D集成電路中的重要元件。在制造工藝期間,通常 用由諸如硅氧化物的合適保護(hù)材料形成的外襯來保護(hù)導(dǎo)電通孔材料。在制造過程中,包括 保護(hù)層的TSV最初掩埋在娃襯底內(nèi)。通孔露出蝕刻(viarevealetching)涉及蝕刻娃襯 底以便露出TSV的上部末端。為了獲得通孔露出蝕刻的最佳結(jié)果,認(rèn)為必需滿足三個(gè)標(biāo)準(zhǔn)。 首先,蝕刻應(yīng)該獲得具有良好均勻性的高蝕刻速率。其次,為了保持氧化物保護(hù)襯里在TSV 上,需要獲得硅比氧化物的高蝕刻選擇率。這防止下面的導(dǎo)電材料(諸如銅)暴露于為完 成蝕刻而普遍存在的工藝氣體和等離子體。為此,認(rèn)為硅比氧化物的選擇率大于100:1且 優(yōu)選大于150:1是理想的。第三,在蝕刻工藝結(jié)束時(shí)所獲得的最終硅表面應(yīng)該盡可能光滑。 需要獲得光滑的表面,以防止制造工藝的后續(xù)步驟中的問題,例如,由于晶片具有不可接受 的反射性能而導(dǎo)致的光學(xué)檢測故障、對(duì)準(zhǔn)問題,以及與激光切割相關(guān)的問題。在實(shí)踐中,在 表面粗糙度和蝕刻選擇率之間存在微妙的平衡。更具體地,能產(chǎn)生良好選擇率的工藝和工 藝參數(shù)也能產(chǎn)生高水平的表面粗糙度。相反也是如此。例如,已知等離子體蝕刻期間使用 高的偏置功率能夠獲得低的硅粗糙度水平;然而,這將導(dǎo)致差的氧化物選擇率。特別難以在 連續(xù)工藝中平衡這些不同標(biāo)準(zhǔn)。然而,連續(xù)工藝就效率而言是理想的。其它問題是表面粗 糙度隨著除去的硅深度增加而增加。

      【發(fā)明內(nèi)容】

      [0003] 本發(fā)明在至少一些實(shí)施方式中解決了上述問題和需求。雖然本發(fā)明特別用于TSV 露出蝕刻,但它具有半導(dǎo)體蝕刻工藝中更普遍的效用。
      [0004]為避免疑惑,本文中作為比率所表示的術(shù)語"A比B的選擇率"被理解為是指A的 蝕刻速率比B的蝕刻速率的比率。例如,大于150:1的硅比二氧化硅的選擇率意味著硅的 蝕刻速率大于150倍的二氧化硅的蝕刻速率。
      [0005] 根據(jù)本發(fā)明的第一方面,提供了一種蝕刻半導(dǎo)體襯底以露出掩埋在襯底中的一個(gè) 或多個(gè)要素的方法,該方法包括以下步驟:
      [0006] 使用等離子體執(zhí)行第一蝕刻步驟,在第一蝕刻步驟中,對(duì)襯底施加偏置功率以產(chǎn) 生電偏置;
      [0007] 在無偏置功率或偏置功率低于第一蝕刻步驟期間施加的偏置功率的條件下執(zhí)行 第二蝕刻步驟;并且
      [0008]交替重復(fù)第一蝕刻步驟和第二蝕刻步驟。
      [0009] 該方法適合于高蝕刻速率工藝和連續(xù)操作。當(dāng)需要使一種工藝參數(shù)或特性與另一 種工藝參數(shù)或特性平衡時(shí),該方法會(huì)是有利的。當(dāng)需要使半導(dǎo)體襯底和要素的蝕刻選擇率 與蝕刻后的表面形態(tài)(例如表面粗糙度)平衡時(shí),該方法是特別合適的。
      [0010] 在第一蝕刻步驟期間,偏置功率可以是脈沖的。偏置功率可以是脈沖的,且具有 10%至50%的占空比。當(dāng)偏置功率是脈沖的時(shí)候,可以使用250W以上的偏置功率。
      [0011] 或者,在第一蝕刻步驟期間,偏置功率可以連續(xù)施加至襯底。當(dāng)偏置功率是連續(xù)施 加的時(shí)候,可以使用75W以上的偏置功率。
      [0012] 第二蝕刻步驟可以是等離子體蝕刻步驟。或者,第二蝕刻步驟可以采用非等離子 體蝕刻步驟,諸如濕法蝕刻。然而,從商業(yè)角度來看,確信使用等離子體執(zhí)行第二蝕刻步驟 可能是最可接受的。
      [0013] 一般情況下,偏置功率是RF功率。一般情況下,半導(dǎo)體襯底放置在襯底支架上,并 且RF信號(hào)施加至襯底支架以產(chǎn)生電偏置。
      [0014] 要素可以包括外保護(hù)層。外保護(hù)層可以是氧化物層。
      [0015] 要素可以是通孔。要素可以是TSV。通孔可以包括外保護(hù)層,諸如氧化物層。氧化 物層可以是Si02。二氧化硅可以通過諸如LPCVD(低壓CVD)或PECVD(等離子體增強(qiáng)CVD) 的CVD(化學(xué)汽相沉積)進(jìn)行沉積??梢允褂闷渌牧?,諸如低k的SiOC或SiOF。
      [0016] TSV均可以包括二氧化硅的外保護(hù)層。半導(dǎo)體襯底可以是硅。在無偏置功率或偏 置功率低于所述第一蝕刻步驟期間施加的偏置功率的條件下可以執(zhí)行第二蝕刻步驟以產(chǎn) 生大于100:1、優(yōu)選大于150:1的硅比二氧化硅的選擇率。
      [0017] 可以交替重復(fù)第一蝕刻步驟和第二蝕刻步驟以產(chǎn)生由原子力顯微鏡測量為2nm 以下、優(yōu)選lnm以下的表面粗糙度Ra。
      [0018] 半導(dǎo)體襯底可以是硅。然而,本發(fā)明可以應(yīng)用至其它半導(dǎo)體材料。
      [0019] 第一步驟和第二步驟可以交替重復(fù)至少十次。熟悉技術(shù)的讀者將理解第一步驟和 第二步驟交替重復(fù)的次數(shù)(循環(huán)次數(shù))可以是適合于獲得所需工藝端點(diǎn)的任何次數(shù)。具體 地,循環(huán)次數(shù)沒有特定上限。
      [0020] 第一蝕刻步驟和第二蝕刻步驟均可執(zhí)行0. 5秒至10秒的時(shí)間。對(duì)于蝕刻步驟使用 相對(duì)短的期間可能是有益的。例如,可以顯著降低表面粗糙度,并且可以提高蝕刻選擇性。
      [0021] 可以使用由含氟氣體形成的等離子體執(zhí)行第一蝕刻步驟和可選的第二蝕刻步驟。 含氟氣體可以是SF6或包含SF6的蝕刻氣體混合物。
      [0022] 可以在高到足以獲得可接受的低程度的表面粗糙度的偏置功率下執(zhí)行第一蝕刻 步驟。
      [0023] 可以在偏置功率低于第一蝕刻步驟期間施加的偏置功率的條件下執(zhí)行第二蝕刻 步驟,以便提高蝕刻半導(dǎo)體襯底比蝕刻要素的選擇率。在這些實(shí)施方式中,偏置功率可以是 50W以下。然而,為了提高蝕刻選擇率,優(yōu)選不施加偏置功率。
      [0024] -般情況下,第一蝕刻步驟和第二蝕刻步驟與多種工藝參數(shù)相關(guān)。在蝕刻的過程 中,可以改變工藝參數(shù)。在檢測工藝條件時(shí),可以改變工藝參數(shù)。檢測的工藝條件可以要素 的露出。檢測的工藝條件可以是露出一個(gè)或多個(gè)TSV的上部。
      [0025] 就該方法是否從第一蝕刻步驟或第二蝕刻步驟開始而言,第一步驟和第二步驟的 順序是不關(guān)鍵的。
      [0026] 在第一蝕刻步驟和第二蝕刻步驟期間都可以施加偏置功率。在一些實(shí)施方式中, 在一個(gè)蝕刻步驟期間偏置功率是脈沖的,并且在另一蝕刻步驟期間偏置功率是連續(xù)施加 的。在這些實(shí)施方式中,可以使用每個(gè)蝕刻步驟期間的時(shí)間平均功率而不是一個(gè)脈沖期間 的峰值功率來考慮一個(gè)偏置功率低于另一偏置功率。
      [0027] 根據(jù)本發(fā)明的第二方面,提供了一種蝕刻未掩蔽的半導(dǎo)體襯底的方法,包括以下 步驟:
      [0028] 使用等離子體執(zhí)行第一蝕刻步驟,在第一蝕刻步驟中偏置功率施加至襯底以產(chǎn)生 電偏置;
      [0029] 在無偏置功率或偏置功率低于第一蝕刻步驟期間施加的偏置功率的條件下執(zhí)行 第二蝕刻步驟;并且
      [0030] 交替重復(fù)第一蝕刻步驟和第二蝕刻步驟。
      [0031] 根據(jù)本發(fā)明的第三方面,提供了一種蝕刻半導(dǎo)體襯底的設(shè)備,包括:
      [0032] 腔室;
      [0033] 襯底支架,該襯底支架放置在腔室內(nèi),用于支撐半導(dǎo)體襯底;
      [0034] 至少一個(gè)等離子體生成裝置,該等離子體生成裝置產(chǎn)生用于蝕刻半導(dǎo)體襯底的至 少一種等尚子體;
      [0035] 偏置電源,該偏置電源用于供給偏置功率,該偏置功率能夠施加至襯底以產(chǎn)生電 偏置;以及
      [0036] 至少一個(gè)控制裝置,該控制裝置配置為控制等離子體生成裝置、偏置電源和可選 的其它蝕刻裝置,以便設(shè)備在使用中交替重復(fù)第一蝕刻步驟和第二蝕刻步驟,其中,第一蝕 刻步驟使用由等離子體生成裝置產(chǎn)生的等離子體來蝕刻半導(dǎo)體襯底,并且,在第一蝕刻步 驟期間,偏置電源提供脈沖的偏置功率;并且,在無偏置功率或偏置功率低于第一蝕刻步驟 期間施加的偏置功率的條件下執(zhí)行第二蝕刻步驟。
      [0037] 通常情況下,第二蝕刻步驟也是等離子體蝕刻步驟,并且相同的等離子體生成裝 置同時(shí)用于第一蝕刻步驟和第二蝕刻步驟。
      [0038] 雖然本發(fā)明已經(jīng)描述如上,但是它延伸至上文中或者下面的說明書、附圖和權(quán)利 要求中提出的要素的任何發(fā)明組合。例如,關(guān)于本發(fā)明的第一方面描述的任何要素可以與 本發(fā)明的第二方面或第三方面組合使用。
      【附圖說明】
      [0039] 現(xiàn)將參照附圖描述根據(jù)本發(fā)明的方法和設(shè)備的實(shí)施方式,其中:
      [0040] 圖1顯示了(a)在蝕刻之前掩埋的TSV和(b)在通孔露出蝕刻之后露出的TSV;
      [0041] 圖2示出了適合于執(zhí)行本發(fā)明的設(shè)備;
      [0042] 圖3示出了掃描電子顯微鏡(SEM)圖像:(a)用50W偏置持續(xù)30秒接著0W偏置 所蝕刻的硅;(b)整個(gè)蝕刻用100W偏置所蝕刻的硅;和(C)用循環(huán)工藝所蝕刻的硅;以及
      [0043] 圖4示出了原子力顯微鏡(AFM)數(shù)據(jù):(a)使用通常工藝所蝕刻的娃,和(b)使用 循環(huán)工藝所蝕刻的硅。
      【具體實(shí)施方式】
      [0044] 本發(fā)明提供了在循環(huán)工藝中蝕刻半導(dǎo)體。蝕刻在使用偏置功率執(zhí)行等離子體蝕刻 的步驟和無偏置功率或使用低偏置功率的第二蝕刻步驟之間交替進(jìn)行?,F(xiàn)將結(jié)合TSV露出 蝕刻對(duì)本發(fā)明進(jìn)行舉例說明。然而,本發(fā)明可以用于其它蝕刻應(yīng)用。
      [0045] 圖1示出了TSV露出硅蝕刻工藝。圖1 (a)示出了在蝕刻之前掩埋在硅晶片12內(nèi) 的TSV10。硅晶片12由粘合層16粘合至載體晶片14。載體晶片14可以是任何合適的材 料,諸如硅或玻璃。如圖1(b)所示,執(zhí)行蝕刻以露出TSV10。應(yīng)該注意,TSV10均包括涂 覆有保護(hù)氧化物襯墊l〇b的導(dǎo)電材料10a。導(dǎo)電材料一般是金屬,諸如銅。重要的是,下面 的導(dǎo)電材料l〇b沒有暴露至等離子體的惡劣條件。這反過來又提出了以硅比氧化物的高選 擇率執(zhí)行蝕刻的工藝要求。
      [0046] 圖2示出了可用于執(zhí)行本發(fā)明的蝕刻的一般描述的蝕刻設(shè)備20。主氣體進(jìn)口 22 進(jìn)入具有相關(guān)主電離源26的主腔室24。RF天線28充當(dāng)ICP源。這可以通過DC線圈30 協(xié)助來修改對(duì)生成的等離子體的限制。法拉第屏蔽體38可設(shè)置在DC線圈30和主腔室24 的壁之間以降低電容耦合。來自主源的等離子體進(jìn)入主腔室32,在主腔室32中待處理的晶 片34放置在晶片支架壓板36上,晶片支架壓板36在本實(shí)施方式中是靜電吸盤。對(duì)靜電吸 盤的下側(cè)施加氦的壓力,用于冷卻目的。主腔室32具有次級(jí)電離源40,次級(jí)電離源40具有 放置在主腔室32周圍的次級(jí)RF線圈42,以靠近腔室壁提
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