具有由虛柵極分隔的連續(xù)有源區(qū)的金屬氧化物半導(dǎo)體(mos)隔離方案及相關(guān)方法
【專利說明】具有由虛柵極分隔的連續(xù)有源區(qū)的金屬氧化物半導(dǎo)體(MOS)隔離方案及相關(guān)方法
[0001]優(yōu)先權(quán)要求
[0002]本申請要求于2013年3月13日提交的題為“METAL OXIDE SEMICONDUCTOR(MOS)ISOLAT1N SCHEMES WITH CONTINUOUS ACTIVE AREAS SEPARATED BY DUMMY GATES ANDRELATED METHODS (具有由虛柵極分隔的連續(xù)有源區(qū)的金屬氧化物半導(dǎo)體(MOS)隔離方案及相關(guān)方法)”的美國專利申請S/N.13/799，955的優(yōu)先權(quán)，其通過援引整體納入于此。
[0003]置量
[0004]1.公開領(lǐng)域
[0005]本公開的技術(shù)涉及金屬氧化物半導(dǎo)體(MOS)。
[0006]I1.背景
[0007]移動通信設(shè)備在當(dāng)前社會已變得普及。這些移動設(shè)備的盛行部分地是通過目前在此類設(shè)備上實現(xiàn)的許多功能來推動的。對此類功能的需求提高了處理能力要求并產(chǎn)生了對更大功率的電池的需要。在移動通信設(shè)備的外殼的有限空間內(nèi)，電池與處理電路系統(tǒng)競爭。這些以及其他因素造成了該電路系統(tǒng)內(nèi)的組件及功耗的持續(xù)小型化。組件的小型化影響到處理電路系統(tǒng)的所有方面，包括包含金屬氧化物半導(dǎo)體(MOS)的處理電路系統(tǒng)中晶體管和的其他無功元件。
[0008]歷史上，MOS器件已經(jīng)從不斷增進(jìn)的小型化努力中獲益，例如，從0.25微米(μπι)按比例縮小歷經(jīng)0.13μηι推進(jìn)到二十八(28)納米(nm)級，現(xiàn)在正努力研究二十(20)nm級。這種半導(dǎo)體小型化不僅減小了 MOS器件在集成電路(IC)中所占據(jù)的版圖(footprint)面積，還降低了操作這種IC所需要的功率并且同時提高了操作速度。隨著MOS器件縮低到納米級，例如九十(90)nm級，MOS器件在IC中所占據(jù)的版圖面積如預(yù)期那樣減小。然而，由于電流機制(即，電子或空穴)的迀移率不會也線性地增長一一這是因為迀移率是電流機制的有效質(zhì)量的函數(shù)而有效質(zhì)量不會隨小型化而改變，因此MOS器件不能以明顯更快的速度操作。
[0009]另外，現(xiàn)有的MOS器件依賴各有源元件之間的淺溝槽隔離(STI)來在各器件間提供期望的隔離。然而，隨著小型化達(dá)到納米級，STI占用了 IC中的寶貴空間。
[0010]已經(jīng)實現(xiàn)了各種技術(shù)來嘗試提高M(jìn)OS器件在納米級的操作速度。一個示例包括在MOS溝道元件上引入應(yīng)力以提高電流機制的迀移率。應(yīng)力引入元件依賴于應(yīng)力源的物理尺寸來提供應(yīng)力。也即，要引入大的應(yīng)力以提高迀移率，要使用在物理上較大的應(yīng)力源，這與小型化目標(biāo)相悖。另外，STI影響應(yīng)力源的形成，從而減小了可用于提供期望應(yīng)力的應(yīng)力源的物理尺寸。
[0011]用于避免與應(yīng)力引入元件的減小相關(guān)聯(lián)的性能降低的至少一個提議方案是去除連續(xù)有源區(qū)的STI隔斷。替代STI隔斷，將虛柵極插入各組件之間。然而，由這種虛柵極提供的隔離比由STI提供的隔離差，和/或它需要更高的柵極偏置，這進(jìn)而帶來它自身的問題(諸如需要電源軌)，從而增加了成本并且增加了器件的版圖。因此，需要一種有效的隔離技術(shù)使得毗鄰MOS器件可以操作而沒有降級。
[0012]公開概沐
[0013]在詳細(xì)描述中所公開的各實施例包括具有由虛柵極分隔的連續(xù)有源區(qū)的金屬氧化物半導(dǎo)體(MOS)隔離方案。還公開了相關(guān)的方法。在一示例性實施例中，MOS器件包括具有柵極的有源區(qū)，該有源區(qū)由具有被描述為η型金屬或P型金屬的功函數(shù)的材料形成。
[0014]使用具有相似功函數(shù)的柵極材料在該有源區(qū)上形成有源組件。通過將虛柵極置于各有源組件之間來實現(xiàn)隔離。虛柵極由相對于有源區(qū)的柵極材料而言具有相反功函數(shù)的材料制造。例如，如果有源區(qū)中的柵極是P型金屬材料，則虛柵極將由η型金屬制造，反之亦然。通過這一結(jié)構(gòu)實現(xiàn)的隔離方案有效地減少泄漏電流量并且提高了 MOS元件的操作速度。這一隔離方案還允許MOS器件被小型化而不受淺溝槽隔離(STI)寬度和泄漏電流的限制，其中實現(xiàn)了與從MOS器件的技術(shù)比例縮放所預(yù)期的對應(yīng)的速度提升。不同于多晶柵極MOS努力，在本文中所公開的某些實施例中的柵極介電膜具有相對高的介電常數(shù)(k)，并因此允許相反功函數(shù)類型的虛柵極提供期望的隔離同時避免對在虛柵極下面設(shè)置的隔離注入?yún)^(qū)劃的需求。就此，在一個實施例中公開了一種MOS器件。該MOS器件包括具有第一 η型金屬或P型金屬功函數(shù)的第一材料。該MOS器件還包括包含第一材料的第一柵極。該MOS器件還包括包含第一材料的第二柵極。該MOS器件還包括位于第一柵極和第二柵極之間且包含具有與第一材料相反的功函數(shù)的第二材料的虛柵極。該MOS器件還包括在每個柵極下面的柵極電介質(zhì)，其中柵極電介質(zhì)包括大于約十八(18)的介電常數(shù)(k)。
[0015]在另一示例性實施例中，公開了一種MOS器件。該MOS器件包括具有第一 η型金屬或P型金屬功函數(shù)的第一裝置。該MOS器件還包括包含第一裝置的第一柵極裝置。該MOS器件還包括包含第一裝置的第二柵極裝置。該MOS器件還包括位于第一柵極裝置和第二柵極裝置之間且包含具有與第一裝置相反的功函數(shù)的第二裝置的虛柵極裝置。該MOS器件還包括在每個柵極裝置下面的柵極電介質(zhì)，其中柵極電介質(zhì)包括大于約十八(18)的介電常數(shù)(k)。
[0016]在另一示例性實施例中，公開了一種形成MOS器件的方法。該方法包括提供具有第一 η型金屬或P型金屬功函數(shù)的第一材料。該方法還包括在有源區(qū)上形成柵極電介質(zhì)，該柵極電介質(zhì)包括大于約十八(18)的介電常數(shù)(k)。該方法還包括在柵極電介質(zhì)上形成包括第一材料的第一柵極。該方法還包括在柵極電介質(zhì)上形成包括第一材料的第二柵極。該方法還包括在柵極電介質(zhì)上形成虛柵極，其中該虛柵極包含具有與第一材料相反的功函數(shù)的第二材料。該方法還包括在第一柵極和第二柵極之間放置包括具有與第一材料相反的功函數(shù)的第二材料的虛柵極。
[0017]附圖簡沐
[0018]圖1是具有用于隔離各有源半導(dǎo)體組件的淺溝槽隔離(STI)的示例性常規(guī)互補金屬氧化物半導(dǎo)體(MOS) (CMOS)的簡化俯視平面圖；
[0019]圖2A是沿圖1的線2A-2A的η型金屬MOS (nMOS)的橫截面視圖；
[0020]圖2B是沿圖1的線2B-2B的p型金屬MOS (pMOS)的橫截面視圖；
[0021]圖3是用具有用于隔離場效應(yīng)晶體管(FET)的STI隔斷和虛柵極的連續(xù)有源區(qū)形成的示例性常規(guī)CMOS的簡化俯視平面圖；
[0022]圖4是形用具有用于隔離FET的虛柵極的連續(xù)有源區(qū)形成的示例性常規(guī)CMOS的簡化俯視平面圖；
[0023]圖5是根據(jù)本公開的示例性實施例的由連續(xù)有源區(qū)形成的具有相反功函數(shù)虛柵極的示例性CMOS器件的簡化俯視平面圖；
[0024]圖6是具有大致平面配置的圖4的CMOS器件內(nèi)的nMOS器件的實施例的橫截面視圖；
[0025]圖7A和7B是根據(jù)本公開的示例性實施例的具有虛柵極的基于鰭的場效應(yīng)晶體管(FinFET)MOS器件的簡化俯視平面圖；以及
[0026]圖8是可包括圖5的CMOS器件的示例性的基于處理器的系統(tǒng)的框圖。
[0027]詳細(xì)描沐
[0028]現(xiàn)在參照附圖，描述了本公開的若干示例性實施例。措辭“示例性”在本文中用于表示“用作示例、實例或解說”。本文中描述為“示例性”的任何實施例不必被解釋為優(yōu)于或勝過其他實施例。
[0029]在詳細(xì)描述中所公開的各實施例包括具有由虛柵極分隔的連續(xù)有源區(qū)的金屬氧化物半導(dǎo)體(MOS)隔離方案。還公開了相關(guān)的方法。在一個示例性實施例中，MOS器件包括具有柵極的有源區(qū)，該柵極由具有被描述為η型金屬或P型金屬的功函數(shù)的材料形成。使用具有相似功函數(shù)的柵極材料在該有源區(qū)上形成有源組件。通過將虛柵極置于各有源組件之間來實現(xiàn)隔離。虛柵極由相對于有源區(qū)的柵極材料而言具有相反功函