一種vdmos晶體管結(jié)構(gòu)及其制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于功率器件領(lǐng)域，涉及SOI (Silicon On Insulator,絕緣體上娃),尤其涉及雙擴(kuò)散金屬氧化物半導(dǎo)體場效應(yīng)管結(jié)構(gòu)及其制造方法。
【背景技術(shù)】
[0002]垂直導(dǎo)電雙擴(kuò)散場效應(yīng)晶體管(VDM0SFET，以下簡稱VDMOS )是具有輸入阻抗高、熱穩(wěn)定性聞、開關(guān)速度快、驅(qū)動電流小、動態(tài)損耗小、失真小等優(yōu)點的半導(dǎo)體功率器件，在電機(jī)調(diào)速、工業(yè)控制、汽車電器等領(lǐng)域得到廣泛應(yīng)用。
[0003]圖1是現(xiàn)有技術(shù)中VDMOS器件的結(jié)構(gòu)示意圖，其結(jié)構(gòu)形成在N型襯底100上，襯底包括介質(zhì)埋層110 ;外延層120位于襯底之上；上半部分金屬420接出源極，金屬430接出柵極，襯底金屬410接出漏極；源極區(qū)域，由P摻雜的阱和N型摻雜的源區(qū)組成，兩次擴(kuò)散的長度差即為溝道長度；柵極由柵氧化層310和柵材料層320組成。當(dāng)控制柵極430加上正電壓，溝道區(qū)臨近柵極表面形成N型溝道，電子由N+源摻雜區(qū)210流經(jīng)溝道進(jìn)入外延層區(qū)，后改為垂直方向由娃片襯底100流出。因此,源電極420和柵電極430設(shè)置于娃片上表面，漏電極410由硅片底面引出，這種器件結(jié)構(gòu)很適合支架安放管芯的功率晶體管封裝，有利于加強散熱、減少正向?qū)▔航怠?br>[0004]作為一種功率電子器件，VDMOS最重要的指標(biāo)之一就是導(dǎo)通電阻。對于一般的VDMOS器件，導(dǎo)通電阻的主要部分是溝道電阻、JFET區(qū)電阻以及漂移區(qū)電阻。降低這幾部分電阻，可以通過改變器件的設(shè)計參數(shù)來實現(xiàn)，如減小漂移區(qū)厚度，增多漂移區(qū)摻雜濃度等，但是這樣會影響器件的擊穿電壓。在不影響器件擊穿電壓的情況下減小器件的導(dǎo)通電阻是VDMOS器件設(shè)計的重要課題。
[0005]采用應(yīng)變技術(shù)是解決這一問題的有效途徑。應(yīng)變硅技術(shù)已經(jīng)在深亞微米半導(dǎo)體器件制造中得到了廣泛的應(yīng)用，其原理就是通過在溝道晶格中施加應(yīng)力，使得溝道晶格產(chǎn)生應(yīng)變，從而提高了載流子在溝道中的遷移率，進(jìn)而使得溝道電阻降低。但是，采用外延技術(shù)生長應(yīng)變半導(dǎo)體層也帶來一些問題。由于制作VDMOS器件是由擴(kuò)散形成溝道，其擴(kuò)散過程需要較長的時間和較高的溫度。因此，如果采用先形成應(yīng)變層，再擴(kuò)散形成溝道的方式，容易使之前形成的應(yīng)變層弛豫。
[0006]現(xiàn)有技術(shù)還需要通過降低柵極和漏極間的電容值，以提高VDMOS的開關(guān)速度。

【發(fā)明內(nèi)容】

[0007]本發(fā)明提供VDMOS結(jié)構(gòu)及其制造方法，以提高VDMOS結(jié)構(gòu)的擊穿電壓。
[0008]為達(dá)到上述目的,本發(fā)明提供一種VDMOS結(jié)構(gòu)，包括:
一個半導(dǎo)體襯底層；
位于介質(zhì)埋層之上的外延層；
位于外延層之上的柵極結(jié)構(gòu)；
位于柵極之下、外延層內(nèi)部的離子摻雜區(qū)； 位于外延層內(nèi)部的阱區(qū)；
位于阱區(qū)內(nèi)部的源區(qū)；
位于器件表面的絕緣應(yīng)變層；
位于應(yīng)變層之上的層間介質(zhì)層；
以及位于介質(zhì)層內(nèi)部的金屬接觸。
[0009]進(jìn)一步地，所述襯底層為SOI襯底；所述襯底層為重?fù)诫s，用以形成所述器件的漏極；所述柵結(jié)構(gòu)由柵絕緣層和柵極材料層形成；所述柵極氧化層相對的外延層內(nèi)形成有離子摻雜區(qū)，所述離子摻雜區(qū)的摻雜離子類型與所述阱區(qū)的摻雜離子類型相同；所述絕緣應(yīng)變層為不連續(xù)的絕緣應(yīng)變層，為絕緣體材料。
[0010]本發(fā)明實例還提供了 VDMOS結(jié)構(gòu)制造方法，包括:
提供半導(dǎo)體襯底；
利用掩模進(jìn)行離子注入，形成離子摻雜區(qū)；
利用掩模進(jìn)行離子注入，形成阱區(qū)；
在所述半導(dǎo)體表面形成柵極；
利用掩模進(jìn)行離子注入，形成源區(qū)；
淀積形成絕緣應(yīng)變層；
在所述半導(dǎo)體表面形成氧化物介質(zhì)；
形成金屬接觸。
[0011]進(jìn)一步地，所提供的半導(dǎo)體襯底為絕緣體上硅(SOI);所述離子摻雜在形成所述柵極氧化層前進(jìn)行；所述源區(qū)注入在形成柵極結(jié)構(gòu)之后進(jìn)行；形成所述層間介質(zhì)層后，在所述漏區(qū)、源區(qū)、柵極上方的層間介質(zhì)層內(nèi)形成接觸孔。
[0012]本發(fā)明的SOI功率VDMOS場效應(yīng)晶體管結(jié)構(gòu)，通過在與所述柵極氧化層相對的外延層內(nèi)形成離子摻雜區(qū)，所述離子摻雜區(qū)與阱區(qū)的離子摻雜類型相同，以增加?xùn)艠O氧化層相對的外延層內(nèi)耗盡層的寬度，進(jìn)而改變柵極氧化層下的耗盡區(qū)的形狀，降低所述柵極多晶硅層和所述漏極金屬層間的電容值，提高VDMOS的開關(guān)速度；此外，本發(fā)明的VDMOS器件通過在器件表面覆蓋一層絕緣應(yīng)變層，由于該絕緣應(yīng)變層與半導(dǎo)體材料的晶格不匹配，將在半導(dǎo)體表面引入應(yīng)力，進(jìn)而改變半導(dǎo)體表面的晶格常數(shù)，使得載流子遷移率增加，導(dǎo)通電阻降低。
【附圖說明】
[0013]圖1為現(xiàn)有技術(shù)中VDMOS器件的結(jié)構(gòu)示意圖；
圖2至圖8為本發(fā)明提供的SOI功率VDMOS器件的工藝流程圖。
【具體實施方式】
[0014]下面將參照附圖對本發(fā)明的示例性實施方式作詳細(xì)說明，以N型VDMOS為例。在圖中，為了方便說明，放大了層和區(qū)域的厚度，所示大小并不代表實際尺寸。
[0015]步驟1:提供半導(dǎo)體襯底及外延層。
[0016]所提供的襯底為SOI結(jié)構(gòu)，如圖2所示，包括晶向為〈100〉的襯底10，介質(zhì)埋層12，以及外延層20。其中，襯底10為重?fù)诫s，用以形成所述器件的漏極。與傳統(tǒng)的MOSFET相t匕，SOI結(jié)構(gòu)的功率半導(dǎo)體器件具有寄生效應(yīng)小、泄漏電流小、集成度高、抗輻照能力強以及無可控硅自鎖效應(yīng)等優(yōu)點。
[0017]步驟2:利用掩模進(jìn)行離子注入，在所述外延層內(nèi)形成離子摻雜區(qū)。
[0018]在所述襯底上形成光刻膠，所述光刻膠暴露出所述離子摻雜區(qū)。然后進(jìn)行離子注入，形成P型離子摻雜區(qū)30，如圖3所示。離子注入之后還要進(jìn)行擴(kuò)散。
[0019]步驟3:利用掩模進(jìn)行離子注入，在所述外延層內(nèi)形成阱區(qū)。
[0020]在所述襯底上形成光刻膠，所述光刻膠暴露出所述阱區(qū)。然后進(jìn)行離子注入，形成P型離子摻雜區(qū)40，如圖4所示。離子注入之后還要進(jìn)行擴(kuò)散。
[0021]步驟4:在所述半導(dǎo)體表面形成柵極。
[0022]用干氧氧化的方法在襯底上形成氧化硅層51。用化學(xué)氣相淀積的方法在所述氧化硅層51上形成多晶硅層作為柵極材料層52，如圖5所示。在所述柵極材料層52上形成光刻膠，刻蝕氧化硅層和柵極材料層，形成第二寬度的氧化硅層51和柵極材料層52，如圖5所示。
[0023]步驟5:在所述阱區(qū)內(nèi)進(jìn)行離子注入，形成源區(qū)。
[0024]在所述襯底上形成光刻膠，所述光刻膠暴露出所述阱區(qū)。然后進(jìn)行離子注入，形成N型離子摻雜區(qū)41，如圖6所示。離子注入之后還要進(jìn)行擴(kuò)散。
[0025]在本發(fā)明中，所述源區(qū)注入在形成柵極結(jié)構(gòu)之后進(jìn)行，因為所形成的柵極可以作為掩膜的一部分。
[0026]步驟6:淀積形成絕緣應(yīng)變層。
[0027]該絕緣應(yīng)變層60為絕緣材料，生長方式可以為但不限于化學(xué)氣相淀積的方法，如圖7所示。由于其晶格常數(shù)與半導(dǎo)體材料不匹配，將在半導(dǎo)體材料的表面產(chǎn)生應(yīng)力，使半導(dǎo)體中的載流子遷移率增加，特別是器件溝道區(qū)中的載流子遷移率增加，使器件的導(dǎo)通電阻得以降低。
[0028]步驟7:在所述半導(dǎo)體表面形成氧化物介質(zhì)；
利用沉積或旋涂的方式在半導(dǎo)體襯底表面形成層間介質(zhì)層70，所述層間介質(zhì)層為絕緣氧化物，如氧化硅、低介電常數(shù)材料等，如圖8。
[0029]步驟8:在所述半導(dǎo)體層間介質(zhì)層內(nèi)形成金屬接觸。
[0030]如圖8所示，利用刻蝕工藝，在源區(qū)上形成接觸孔80。然后在接觸孔80中填充金屬，即形成好本發(fā)明的VDMOS場效應(yīng)晶體管。
[0031]顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進(jìn)行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
【主權(quán)項】
1.一種SOI功率VDMOS場效應(yīng)晶體管的結(jié)構(gòu)，包括:一個半導(dǎo)體襯底層100 ;位于半導(dǎo)體襯底之上的介質(zhì)埋層120 ;位于介質(zhì)埋層之上的外延層130 ;位于外延層之上的柵極結(jié)構(gòu)300 ;位于柵極之下、外延層內(nèi)部的離子摻雜區(qū)140 ;位于外延層內(nèi)部的阱區(qū)200 ;位于阱區(qū)內(nèi)部的源區(qū)210 ;位于器件表面的絕緣應(yīng)變層400 ;位于應(yīng)變層之上的層間介質(zhì)層500 ;以及位于介質(zhì)層內(nèi)部的金屬接觸600。2.如權(quán)利要求1所述的功率VDMOS器件，其特征在于，所述襯底100為重?fù)诫s，用以形成所述器件的漏極110。3.如權(quán)利要求1所述的功率VDMOS器件，其特征在于，所述柵結(jié)構(gòu)300由柵絕緣層310和柵極材料層320形成。4.如權(quán)利要求1所述的功率VDMOS器件，其特征在于，與所述柵極氧化層相對的外延層內(nèi)形成有離子摻雜區(qū)140，所述離子摻雜區(qū)的摻雜離子類型與所述阱區(qū)200的摻雜離子類型相同。5.如權(quán)利要求1所述的功率VDMOS器件，其特征在于，所述絕緣應(yīng)變層400為不連續(xù)的絕緣應(yīng)變層。6.如權(quán)利要求1所述的功率VDMOS器件，其特征在于，所述絕緣應(yīng)變層為絕緣體材料。7.—種如權(quán)利要求1所述的功率器件的制造方法，包括如下步驟:提供半導(dǎo)體襯底；利用掩模進(jìn)行離子注入，形成離子摻雜區(qū)；利用掩模進(jìn)行離子注入，形成阱區(qū)；在所述半導(dǎo)體表面形成柵極；利用掩模進(jìn)行離子注入，形成源區(qū)；淀積形成絕緣應(yīng)變層；在所述半導(dǎo)體表面形成氧化物介質(zhì)；在所述半導(dǎo)體層間介質(zhì)層內(nèi)形成金屬接觸。8.如權(quán)利要求7所述的方法，其特征在于，所提供的半導(dǎo)體襯底為絕緣體上硅(SOI)。9.如權(quán)利要求7所述的方法，其特征在于，所述離子摻雜在形成所述柵極氧化層前進(jìn)行。10.如權(quán)利要求7所述的方法，其特征在于，所述源區(qū)注入在形成柵極結(jié)構(gòu)之后進(jìn)行。
【專利摘要】本發(fā)明公開了SOI功率VDMOS場效應(yīng)晶體管結(jié)構(gòu)及其制造方法，所述VDMOS器件包括SOI襯底和外延層；位于外延層上方的柵極，所述柵極包括柵氧化層和多晶硅層；位于外延層內(nèi)的阱區(qū)，以及位于阱區(qū)內(nèi)的源區(qū)；位于所述柵極下方、外延層內(nèi)的離子摻雜區(qū)；位于器件表面的絕緣應(yīng)變層；位于絕緣應(yīng)變層之上的層間介質(zhì)，以及金屬通孔。本發(fā)明中，通過所述離子摻雜區(qū)以增加?xùn)艠O氧化層相對的外延層內(nèi)耗盡層的寬度，降低所述柵極多晶硅層和所述漏極金屬層間的電容值，提高VDMOS的開關(guān)速度；通過在器件表面覆蓋一層絕緣應(yīng)變層，由于該絕緣應(yīng)變層與半導(dǎo)體材料的晶格不匹配，將在半導(dǎo)體表面引入應(yīng)力，進(jìn)而改變半導(dǎo)體表面的晶格常數(shù)，使得載流子遷移率增加，導(dǎo)通電阻降低。
【IPC分類】H01L21/336, H01L29/10, H01L29/78
【公開號】CN105097921
【申請?zhí)枴緾N201410216631
【發(fā)明人】徐帆, 俞佳佳, 蔣樂樂
【申請人】上海北京大學(xué)微電子研究院
【公開日】2015年11月25日
【申請日】2014年5月22日