一種多芯片封裝結(jié)構(gòu)以及制備此多芯片封裝的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種包含多芯片疊層的三維多芯片封裝，尤其是一種多芯片封裝結(jié)構(gòu)以及制備此多芯片封裝的方法。
【背景技術(shù)】
[0002]在三維多芯片封裝之中，多個(gè)芯片(晶粒)可已被垂直疊層并內(nèi)連接(interconnected)而形成單一元件。疊層的芯片可以通過(guò)電連接(electricalconnect1n)，例如位于疊層芯片邊緣周邊的打線，來(lái)進(jìn)行內(nèi)連接。三維多芯片封裝可以在小封裝設(shè)計(jì)(small form factor)中達(dá)到較高的儲(chǔ)存容量及/或功能性。
[0003]穿娃通孔(Through-Silicon Via,TSV)是一種穿過(guò)娃芯片的垂直電連接。與打線相比，穿硅通孔可在疊層的芯片之間提供較短的電連接。較短電連接的較短訊號(hào)傳輸時(shí)間以及較低的電阻和寄生電容，可以賦予較寬的連接總線(connect1n bus)以及較寬的連接速度，還有較低的電力耗損。
[0004]穿娃通孔存在許多工藝挑戰(zhàn)。打開(kāi)穿娃開(kāi)口(through-silicon hole)并在開(kāi)口中填充導(dǎo)電材料，例如銅，可能是一項(xiàng)挑戰(zhàn)。對(duì)準(zhǔn)位于由不同制造者(以不同的設(shè)計(jì)規(guī)則)所制作的兩芯片之間的穿硅通孔連接也是另一個(gè)挑戰(zhàn)。穿硅通孔可能引發(fā)改變附近元件的電路特性的應(yīng)力。穿娃通孔一般也要求較松弛的設(shè)計(jì)規(guī)則(relaxed design rules),因而可能增加硅面積和成本。
[0005]三維多芯片封裝可以通過(guò)使用穿介電質(zhì)通孔(Through-Dielectric Vias, TSVs)來(lái)形成。例如于2012年8月29日提出申請(qǐng)的美國(guó)專利第13/597,669號(hào)申請(qǐng)案，其發(fā)明名稱為「芯片疊層結(jié)構(gòu)及其制作方法(Chip Stack Structure and Manufacturing MethodThereof)」描述使用穿介電質(zhì)通孔的疊層芯片結(jié)構(gòu)(stacked chips structure)。疊層芯片結(jié)構(gòu)具有兩個(gè)或更多分別貼附(mounted)于不同基材上的芯片，且具有位于這些基材之間的介電層。疊層芯片(stacked chips)之間是使用配置于這些基材中的水平導(dǎo)體(horizontal conductors),以及在疊層芯片的邊緣外側(cè)的位置穿過(guò)基材或介電層的垂直導(dǎo)體(vertical conductors)來(lái)進(jìn)行內(nèi)連接。穿介電質(zhì)通孔可在疊層芯片之間提供較打線更密集的連接。然而和打線類似，疊層芯片之間的連接距離通常是由疊層芯片的尺寸來(lái)決定。因此，疊層芯片之間的連接速度與帶寬可能受到疊層芯片尺寸的限制。
[0006]制作多芯片封裝的挑戰(zhàn)之一是多芯片封裝的工藝良率可能小于多芯片封裝中的特定構(gòu)件的工藝良率。再者，多芯片封裝中有缺陷的構(gòu)件(例如，有缺陷的芯片)會(huì)使整體封裝的功能失效(non-funct1ning)。
[0007]因此，有需要提供一種具有穿介電質(zhì)通孔的三維多芯片封裝，使三維多芯片封裝中的內(nèi)連接芯片之間具有較高的連接速度和帶寬。也有需要提供一種具有內(nèi)建備用修復(fù)資源(built-1n redundancy)的三維多芯片封裝。

【發(fā)明內(nèi)容】

[0008]本發(fā)明提供一種多芯片封裝以及制作此多芯片封裝的方法。此多芯片封裝可以包括由芯片疊層(chip stacks)所構(gòu)成的陣列。其中，芯片疊層被位于包圍陣列中每一芯片疊層的周圍區(qū)域(perimeter reg1n)內(nèi)的絕緣體所分開(kāi)。在芯片疊層中芯片之間的垂直連接，是使用穿過(guò)周圍區(qū)域的層間連接(interlayer connect1ns)所作成。從芯片至層間連接的水平連接，可以使用位于芯片疊層中的芯片層(chip layers)內(nèi)部的線路來(lái)作成。構(gòu)建來(lái)控制芯片疊層陣列中芯片的運(yùn)用的控制芯片，可以被包含于此多芯片封裝之中。
[0009]描述一種多芯片封裝，其包括多個(gè)芯片疊層，而這些芯片疊層包括配置于多個(gè)芯片層中的多個(gè)芯片(chips)。每一個(gè)芯片疊層包含兩個(gè)或更多的芯片。每一個(gè)芯片位于該芯片疊層中至少另一個(gè)芯片的垂直投影(vertical project1n)之中，并且各自配置于芯片層中之一者內(nèi)。每一芯片疊層也包含水平導(dǎo)線，其延伸至芯片疊層外圍的周圍區(qū)域。位于特定芯片層中的芯片電性鏈接至設(shè)于特定芯片層中的水平導(dǎo)線。每一芯片疊層也包含垂直導(dǎo)線，其位于周圍區(qū)域，且電性連接至一或多條位于至少兩芯片層之中的水平導(dǎo)線。
[0010]多芯片封裝也包括一控制芯片，電性連接至芯片疊層中的至少一芯片。
[0011]本技術(shù)的其他層面及優(yōu)點(diǎn)，可見(jiàn)于下述的圖式、說(shuō)明書(shū)及申請(qǐng)專利范圍，其詳細(xì)說(shuō)明如下:
【附圖說(shuō)明】
[0012]圖1A和圖1B是分別繪示的一種具有多個(gè)芯片疊層的三維多芯片封裝的側(cè)視圖和上視圖。
[0013]圖2A和圖2B是根據(jù)另一實(shí)施例所分別繪示的一種具有多個(gè)芯片疊層的三維多芯片封裝的側(cè)視圖和上視圖。
[0014]圖3是繪示圖1A的三維多芯片封裝中的其中一個(gè)芯片疊層的較詳細(xì)結(jié)構(gòu)側(cè)視圖。
[0015]圖4A至圖4H是繪示，制作圖3的芯片疊層底部二階層的工藝步驟結(jié)構(gòu)剖面示意圖。
[0016]圖5是繪示單一芯片疊層的上視圖。
[0017]圖6是繪示具有多個(gè)芯片疊層的封裝的上視圖。
[0018]圖7是繪示圖5的單一芯片疊層的對(duì)準(zhǔn)偏移(alignment displacements)。
[0019]圖8是繪示圖6的具有多個(gè)芯片疊層的封裝的對(duì)準(zhǔn)偏移。
[0020]圖9是繪示圖5的單一芯片疊層的對(duì)準(zhǔn)偏移(alignment displacement)。
[0021]圖10是繪示圖6的具有多個(gè)芯片疊層的封裝的對(duì)準(zhǔn)偏移。
[0022]圖11是繪示位于圖5的單一芯片疊層中有缺陷的穿硅通孔和有缺陷的芯片。
[0023]圖12是繪示位于圖6的具有多個(gè)芯片疊層的封裝中有缺陷的穿硅通孔和有缺陷的芯片。
[0024]圖13是繪示一種控制芯片的范例方塊圖。
[0025]【符號(hào)說(shuō)明】
[0026]100:三維立體多芯片封裝101:三維立體多芯片封裝
[0027]110:芯片置層110a:芯片置層
[0028]110b::芯片疊層 121:第一階層芯片
[0029]121a:芯片121b:芯片
[0030]122:第二階層芯片 122a:芯片
[0031]122b:芯片123:第三階層芯片
[0032]123a:芯片123b:芯片
[0033]131:絕緣層132:絕緣層
[0034]133:絕緣層134:絕緣層
[0035]141:絕緣層142:絕緣層
[0036]143:絕緣層144:絕緣層
[0037]151:水平導(dǎo)線 161:垂直導(dǎo)線
[0038]164:圖1B的局部放大165:圖1B的局部放大
[0039]190:控制芯片 301:溝道
[0040]302:溝道400:單一芯片疊層
[0041]411:圖5的局部放大 412:圖6的局部放大
[0042]1301:總線接口單元 1302:備用修復(fù)資源/修復(fù)單元
[0043]1303:頻率控制單元 1304:芯片疊層狀態(tài)寄存器
[0044]A-A’:剖線芯片疊層a-p:芯片疊層
[0045]Q:最大芯片尺寸/2 L2:周圍區(qū)域的寬度
【具體實(shí)施方式】
[0046]以下配合圖示提供本技術(shù)的詳細(xì)說(shuō)明實(shí)施例。
[0047]圖1A和圖1B是分別繪示的一種具有多個(gè)芯片疊層的三維多芯片封裝100的側(cè)視圖和上視圖。三維多芯片封裝100包括多個(gè)芯片疊層，例如芯片疊層110a、110b...等等。
[0048]每一個(gè)芯片疊層(例如芯片疊層110a)包括兩個(gè)或更多個(gè)垂直方向疊層的芯片(例如芯片121a、122a和123a)。意即是，特定芯片疊層中的每一個(gè)芯片位于該特定芯片疊層中至少另一個(gè)芯片的垂直投影之中。
[0049]三維多芯片封裝100的芯片疊層中的芯片可以具有相同或不同的尺寸。三維多芯片封裝100的芯片疊層中的芯片可以是相同或不同型態(tài)的芯片。在一些實(shí)施例中，芯片疊層(例如芯片疊層110a、110b...)可以具有相同的芯片組合。例如，第一階層(頂階層)芯片(121a、121b...)可以是邏輯芯片(例如，一或多個(gè)具有總線接口單元(businterface unit)和記憶存取單元(memory access unit)的處理器核心)，同時(shí)，第二階層芯片(122a、122b...)可以是第一型的存儲(chǔ)器芯片(例如，是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dynamicrandom-access-memory)如DRAM芯片)。第三階層芯片(123a、123b...)可以是第二型的存儲(chǔ)器芯片(例如，是非易失存儲(chǔ)器芯片，如閃存芯片或相變存儲(chǔ)器芯片(phase changememory chip))。在另一實(shí)施例之中，第一階層芯片是邏輯芯片，同時(shí)第二階層和第三階層芯片是這些邏輯芯片的第一階層和第二階層高速緩存(cache memories)(例如，第二階層和第三階層芯片可以是具有相同或不同速度的相同或不同