Cmos可兼容的多晶硅化物熔絲結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實(shí)施例是半導(dǎo)體器件和加工的領(lǐng)域，并且更具體地，是CMOS可兼容的多晶硅化物熔絲結(jié)構(gòu)和制造CMOS可兼容的多晶硅化物熔絲結(jié)構(gòu)的方法的領(lǐng)域。
【背景技術(shù)】
[0002]對(duì)于過去的幾十年，集成電路中的特征的縮放已成為在不斷增長(zhǎng)的半導(dǎo)體產(chǎn)業(yè)背后的一個(gè)推動(dòng)力。對(duì)越來越小的特征的縮放允許在半導(dǎo)體芯片的有限的有效面積(realestate)上增加的功能單元密度。例如，縮小的晶體管尺寸允許將更多數(shù)量的存儲(chǔ)器或邏輯器件納入到芯片上，由此賦予產(chǎn)品的制造增加的容量。然而，對(duì)不斷增加的容量的推動(dòng)也不是一點(diǎn)問題也沒有的。優(yōu)化每個(gè)器件性能的必要性變得越來越顯著。
[0003]在集成電路器件的制造中，高k和金屬柵極加工已被引入到線的前端(FE0L)加工方案中以實(shí)現(xiàn)進(jìn)一步縮放。此外，隨著器件尺寸持續(xù)縮小，多柵極晶體管(諸如，三柵極晶體管)已變得更加普遍。在傳統(tǒng)工藝中，通常在體硅襯底或絕緣體上硅襯底上制造三柵極晶體管。在一些情況下，由于其成本低并且由于它們實(shí)現(xiàn)較不復(fù)雜的三柵極制造工藝，因此體硅襯底是優(yōu)選的。在其他實(shí)例中，由于三柵極晶體管的改善的短溝道行為，因此絕緣體上硅襯底是優(yōu)選的。
[0004]然而，縮放多柵極晶體管并非沒有后果。隨著微電子電路的這些基本構(gòu)建塊的尺寸減小和隨著在給定的區(qū)域制造的基本構(gòu)建塊的絕對(duì)數(shù)量增加，例如，對(duì)于基于片上系統(tǒng)(SoC)的架構(gòu)，對(duì)有源器件中包括無源特征的限制也增加。
【附圖說明】
[0005]圖1A示出了根據(jù)本發(fā)明的實(shí)施例的具有金屬柵極和高k材料堆疊的M0S-FET晶體管的截面圖。
[0006]圖1B示出了根據(jù)本發(fā)明的實(shí)施例的CMOS可兼容的多晶硅化物熔絲結(jié)構(gòu)的截面圖。
[0007]圖2A-2I示出了根據(jù)本發(fā)明的實(shí)施例的表示在制造多晶硅化物熔絲結(jié)構(gòu)的方法中的各個(gè)操作的截面圖。
[0008]圖3A示出了根據(jù)本發(fā)明的實(shí)施例的非平面半導(dǎo)體器件架構(gòu)的多晶硅化物熔絲結(jié)構(gòu)的俯視圖和截面圖。
[0009]圖3B示出了根據(jù)本發(fā)明的另一實(shí)施例的非平面半導(dǎo)體器件架構(gòu)的多晶硅化物熔絲結(jié)構(gòu)的截面圖。
[0010]圖4A-4K示出了根據(jù)本發(fā)明的實(shí)施例的表示在制造非平面半導(dǎo)體器件架構(gòu)的多晶硅化物熔絲結(jié)構(gòu)的方法中的各個(gè)操作的截面圖。
[0011]圖5A-5K示出了根據(jù)本發(fā)明的實(shí)施例的表示在制造非平面半導(dǎo)體器件架構(gòu)的多晶硅化物熔絲結(jié)構(gòu)的另一方法中的各個(gè)操作的截面圖。
[0012]圖6A-6L示出了根據(jù)本發(fā)明的實(shí)施例的表示在制造非平面半導(dǎo)體器件架構(gòu)的多晶硅化物熔絲結(jié)構(gòu)的另一方法中的各個(gè)操作的截面圖。
[0013]圖7示出了根據(jù)本發(fā)明的一個(gè)實(shí)現(xiàn)的計(jì)算設(shè)備。
【具體實(shí)施方式】
[0014]描述了 CMOS可兼容的多晶硅化物熔絲結(jié)構(gòu)和制造CMOS可兼容的多晶硅化物熔絲結(jié)構(gòu)的方法。在以下的描述中，闡述了很多具體細(xì)節(jié)，諸如具體集成和材料體系，以提供對(duì)本發(fā)明實(shí)施例的透徹理解。將對(duì)本領(lǐng)域技術(shù)人員明顯的是，沒有這些具體細(xì)節(jié)也可實(shí)踐本發(fā)明的實(shí)施例。在其它實(shí)例中，公知的特征(例如集成電路設(shè)計(jì)布局)不被詳細(xì)描述以免不必要地遮蔽本發(fā)明的實(shí)施例。此外，要理解，附圖中示出的各實(shí)施例是說明性表示并且不一定按比例繪出。
[0015]本文中所描述的一個(gè)或多個(gè)實(shí)施例涉及用于高K金屬柵極技術(shù)的多晶硅化物熔絲結(jié)構(gòu)和制造方法。實(shí)施例可包括互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件、高K柵極電介質(zhì)和/或金屬柵加工方案、一次性可編程(0ΤΡ)熔絲、多晶硅化物(polycide)熔絲結(jié)構(gòu)和工藝技術(shù)、和可編程熔絲中的一個(gè)或多個(gè)。
[0016]—般而言，本文所描述的方法包括工藝集成方案，該工藝集成方案實(shí)現(xiàn)多晶硅化物熔絲元件和高k/金屬柵極CMOS技術(shù)集成。更具體地，在一實(shí)施例中，光刻和蝕刻圖案化工藝用于在替代柵極處理之前使虛設(shè)多晶硅結(jié)構(gòu)凹入，以將多晶硅柵極有效地掩埋在層間電介質(zhì)氧化膜下方。所保留的多晶硅柵極然后被硅化并用作一次性可編程熔絲結(jié)構(gòu)。本文所描述的實(shí)施例可為未來技術(shù)節(jié)點(diǎn)實(shí)現(xiàn)熔絲元件架構(gòu)的替代方案。而且，本文所描述的實(shí)施例提供超出標(biāo)準(zhǔn)金屬熔斷的可直接與基于高k和金屬柵極的CMOS晶體管集成的選項(xiàng)。
[0017]為了提供情境，柵電極最初由金屬(例如，鋁)形成。然而，對(duì)于許多技術(shù)節(jié)點(diǎn)，金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(M0SFET)已包含了由多晶硅制成的柵電極，以便允許離子注入(例如，自定義對(duì)相同電路中的N型或P型的摻雜)和硅化(以降低接觸電阻)。因此，還采用硅化的多晶硅制造與電路中的M0SFET相關(guān)聯(lián)的熔絲?？善毡閷?shí)施所謂的“第一”工藝順序以允許多晶硅的覆蓋沉積、等離子蝕刻定義的柵極長(zhǎng)度、輕摻雜尖端區(qū)域、電介質(zhì)側(cè)壁間隔、和自對(duì)準(zhǔn)的源極/漏極(即，柵電極)。
[0018]隨著在最新的技術(shù)節(jié)點(diǎn)中M0SFET的尺寸不斷縮小，多晶硅耗盡成為日益嚴(yán)重的問題。作為結(jié)果，柵電極現(xiàn)在還由金屬制成。然而，柵電極通常不再嚴(yán)格由鋁形成。為了實(shí)現(xiàn)期望的功函數(shù)，柵電極現(xiàn)通常由過渡金屬、過渡金屬的合金、或過渡金屬氮化物形成。然而，金屬柵極的采用還為替代的所謂的“后柵極”工藝提供了優(yōu)勢(shì)。后柵極工藝的實(shí)現(xiàn)包括所謂的“替代柵”工藝，“替代柵”工藝允許將不同金屬用于電路中的N-FET和P-FET。當(dāng)柵電極中的材料由多晶硅變回金屬時(shí)，線的后端(BE0L)金屬熔絲變成標(biāo)準(zhǔn)熔絲結(jié)構(gòu)。然而，由于技術(shù)縮放和后端電阻增加，金屬熔絲被證明難以維持熔絲元件和寄生路由電阻之間的電阻差。另一方面，多晶硅化物熔絲是在編程晶體管的同一層次上，并且通常不受到低電阻差問題的影響，從而可能提供改進(jìn)的熔絲技術(shù)。
[0019]而且，本文所描述的實(shí)施例可與平面型器件和架構(gòu)兼容，但也與非平面架構(gòu)兼容。因此，根據(jù)本發(fā)明的一個(gè)或多個(gè)實(shí)施例，還描述了基于非平面高k/金屬柵極技術(shù)的多晶硅化物熔絲結(jié)構(gòu)形成方法。
[0020]如以下關(guān)于附圖更詳細(xì)描述的，本文所描述的一個(gè)或多個(gè)實(shí)施例涉及工藝集成方案，該方案實(shí)現(xiàn)在高k和金屬柵極CMOS技術(shù)制造期間某些區(qū)域中的多晶硅保留。多晶硅被保留用于稍后熔絲元件的制造，例如，在多晶圖案化工藝期間圖案化熔絲元件?？蓤?zhí)行光刻加工以實(shí)現(xiàn)集成方案的多晶硅保留部分。在一個(gè)此類實(shí)施例中，暴露最終應(yīng)用作為多晶硅化物熔絲元件的多晶線(poly line)，而其它多晶硅柵極區(qū)域由光致抗蝕劑覆蓋。隨后可執(zhí)行干法蝕刻加工，在此期間蝕刻和凹入多晶熔絲元件。在一個(gè)此類實(shí)施例中，在蝕刻和凹入工藝中實(shí)現(xiàn)在熔絲元件和周圍的標(biāo)準(zhǔn)多晶柵極結(jié)構(gòu)之間的不同多晶厚度。在圖案化工藝之后，可執(zhí)行多晶硅硅化工藝以制造多晶硅化物熔絲元件。虛設(shè)柵極和柵極替代工藝可然后用于在標(biāo)準(zhǔn)柵極區(qū)域中制造基于高K和金屬柵極的晶體管。接著，在金屬柵極填充和拋光工藝之后，可執(zhí)行接觸形成以提供放置在多晶硅化物熔絲元件上的接觸。以上描述的工藝可與CMOS技術(shù)集成，并且在襯底的熔絲區(qū)域中添加多晶柵極凹入。
[0021]作為CMOS可兼容的多晶硅化物熔絲結(jié)構(gòu)示例，圖1A示出了根據(jù)本發(fā)明的實(shí)施例的具有金屬柵極和高k材料堆疊的M0S-FET晶體管的截面圖。圖1B示出了根據(jù)本發(fā)明的實(shí)施例的CMOS可兼容的多晶硅化物熔絲結(jié)構(gòu)的截面圖。將理解，可在共同的襯底上制造圖1A和1B的結(jié)構(gòu)，并由此圖1B的多晶硅化物熔絲結(jié)構(gòu)可與圖1A的基于CMOS高k金屬柵極的器件兼容。
[0022]參照?qǐng)D1A，在襯底102 (諸如，塊狀單晶襯底)之中和之上形成M0S-FET晶體管ΙΟΟΑο柵極堆疊包括設(shè)置在襯底102之上的金屬柵(MG)電極104和高k柵極電介質(zhì)層106。在柵極堆疊的側(cè)壁上形成間隔108，并且在間隔108的任一側(cè)上形成層間電介質(zhì)層110。在柵極堆疊的任一側(cè)上的襯底102中設(shè)置源極和漏極區(qū)域112。
[0023]參照?qǐng)D1B，在襯底102的隔離區(qū)域103之上形成多晶硅化物熔絲結(jié)構(gòu)100B。多晶娃化物恪絲結(jié)構(gòu)100B包括可設(shè)置在電介質(zhì)層156之上的多晶娃“柵極”材料154。金屬娃化物170設(shè)置在多晶硅材料154上。如圖1B所描繪的，還可包括間隔158。
[0024]圖2A-2I示出了根據(jù)本發(fā)明的實(shí)施例的表示在制造多晶硅化物熔絲結(jié)構(gòu)的方法中的各個(gè)操作的截面圖。
[0025]參照?qǐng)D2A，在襯底200 (諸如，單晶硅襯底)之上圖案化多晶硅線202。如圖2A所描繪的，多晶硅線202可包括硬掩模(HM) 204和/或間隔206。雖然未示出，但可在襯底202和多晶硅線202之間設(shè)置隔離層。可在隔離區(qū)域208上制造線中的一個(gè)或多個(gè)。這個(gè)區(qū)域可采用沉積的氧化膜形成，諸如通過化學(xué)氣相沉積(CVD)、高密度等離子沉積(HDP)、或在電介質(zhì)上旋涂。如圖2B所描繪的，然后在圖1A的結(jié)構(gòu)上形成(可包括抗蝕劑凍結(jié)操作)抗反射涂覆層210和經(jīng)圖案化的光致抗蝕劑層212。通過經(jīng)圖案化的光致抗蝕劑層212暴露用于多晶硅化物熔絲形成的多晶硅線。參照?qǐng)D2C，例如，通過蝕刻工藝使抗反射涂覆層210凹入以穿過抗反射涂覆層210暴露多晶硅線214。如圖2D所描繪的，接著去除硬掩模層和上間隔部分以暴露多晶娃線214的多晶娃。參照?qǐng)D2E，在多晶娃線214的多晶娃上執(zhí)彳丁金屬沉積/退火或金屬注入/退火工藝以提供金屬硅化物層216。所得的結(jié)構(gòu)是多晶硅化物熔絲結(jié)構(gòu)218。如圖2E所描繪的，還可去除抗蝕劑和抗反射涂覆層。如圖2F所描繪的，接著在所得的結(jié)構(gòu)之上形成層間電介質(zhì)層220，層間電介質(zhì)層220以與208類似的方法(CVD、HDP、在電介質(zhì)上旋涂)形成。如圖2F所描繪的，可最終去除層間電介質(zhì)層220以暴露剩余的多晶硅線的硬掩模。然而，由于多晶硅化物熔絲結(jié)構(gòu)21