半導體裝置的制造方法
【技術領域】
[0001]本發(fā)明涉及半導體裝置，特別是涉及有效地將偏置柵結構的場效應晶體管適用于集成化的半導體裝置的技術。
【背景技術】
[0002]作為用于功率放大電路、電源電路、轉換器或電源保護電路等的功率晶體管，例如橫向功率M0SFET為人們所熟知。關于該橫向功率M0SFET，專利文獻1中公開了通過在柵電極的漏區(qū)側形成場絕緣膜，進一步在漏區(qū)的周邊形成雜質濃度比該漏區(qū)低的偏置(漂移)區(qū)，由此弛豫用于提高耐壓的高電場的方法。
[0003]另外，專利文獻2中公開了通過提高偏置區(qū)和漏區(qū)之間的邊界部的雜質濃度，從而在溝道形成區(qū)和偏置區(qū)之間的pn結部的界面上產生的耗盡層擴展(延伸)時，弛豫在偏置區(qū)和漏區(qū)之間的邊界產生的電場集中的方法。
[0004]在橫向功率M0SFET中，被布置為沿與柵電極的長度方向垂直的寬度方向(柵長方向)分別交替地配置多個源區(qū)和漏區(qū)。這樣做的目的是在為了減小導通電阻而增大溝道寬度的情況下，通過使漏區(qū)共通化來縮小面積。并且，在源區(qū)和漏區(qū)之間配置有柵電極，各柵電極在源區(qū)和漏區(qū)的外側與沿柵電極的寬度方向在場絕緣膜上延伸的柵布線一體連結。
[0005]應予說明，對于在偏置區(qū)和漏區(qū)產生的電場集中，在專利文獻2中未公開有關由于柵布線的場板效應而只在器件的部分產生的情況。
[0006]現(xiàn)有技術文獻
[0007]專利文獻
[0008]專利文獻1:日本特開2003-324159號公報
[0009]專利文獻2:日本特開平7-288328號公報
【發(fā)明內容】
[0010]技術問題
[0011]本發(fā)明的目的在于提供在確保器件耐壓的同時能夠謀求小型化的半導體裝置。
[0012]技術方案
[0013]為了實現(xiàn)前述目的，本發(fā)明的一個方式的半導體裝置具備:第一導電型的溝道形成區(qū)、配置在溝道形成區(qū)的上部的一部分的第二導電型的第一主電極區(qū)、與第一主電極區(qū)分開地配置在溝道形成區(qū)的上部且供來自第一主電極區(qū)的載流子渡越的第二導電型的漂移區(qū)、配置在漂移區(qū)的上部的一部分且接受來自第一主電極區(qū)的載流子的第二導電型的第二主電極區(qū)、與第一主電極區(qū)分開地配置在漂移區(qū)的端部且濃度比漂移區(qū)高的第二導電型的截斷區(qū)，其中，截斷區(qū)抑制由溝道形成區(qū)和漂移區(qū)構成的pn結界面的耗盡層的擴展。
[0014]技術效果
[0015]根據(jù)本發(fā)明，在確保溝道形成區(qū)和第二主電極區(qū)之間的耐壓(器件耐壓)的同時能夠謀求半導體裝置的小型化。
【附圖說明】
[0016]圖1是示出本發(fā)明的一個實施方式的半導體裝置的概略結構的主要部分俯視圖。
[0017]圖2是示出去除了圖1的第一金屬布線和第二金屬布線的狀態(tài)的俯視圖。
[0018]圖3是示出去除了圖2的柵布線和柵電極的狀態(tài)的俯視圖。
[0019]圖4A和圖4B是示出本發(fā)明的一個實施方式的半導體裝置的概略結構的主要部分剖視圖(圖4A是示出沿圖1的IIA-1IA線的剖面結構的剖面圖，圖4B是示出沿圖1的IIB-1IB線的剖面結構的剖面圖)。
[0020]圖5是示出本發(fā)明的一個實施方式的半導體裝置與現(xiàn)有的橫向M0SFET的耐壓模擬結果的示意圖。
[0021]圖6是示出本發(fā)明的一個實施方式的半導體裝置中，在溝道形成區(qū)和偏置區(qū)(漂移區(qū))的pn結界面產生的耗盡層的擴展的剖面圖。
[0022]圖7A和圖7B是示出現(xiàn)有的橫向M0SFET中，在溝道形成區(qū)和漂移區(qū)的pn結界面產生的耗盡層的擴展的剖面圖(圖7A是使柵布線離開第二主電極區(qū)時的剖面圖，圖7B是使柵布線靠近第二主電極區(qū)時的剖面圖)。
[0023]圖8A和圖8B是用于說明本發(fā)明的一個實施方式的半導體裝置的制造方法的示意圖(圖8A是對應于圖1的IIA-1IA線位置的剖面圖，圖8B是對應于圖1的IIB-1IB線位置的剖面圖)。
[0024]圖9A和圖9B是用于說明本發(fā)明的一個實施方式的半導體裝置的制造方法的示意圖(圖9A是對應于圖1的IIA-1IA線位置的剖面圖，圖9B是對應于圖1的IIB-1IB線位置的剖面圖)。
[0025]圖10A和圖10B是用于說明本發(fā)明的一個實施方式的半導體裝置的制造方法的示意圖(圖10A是對應于圖1的IIA-1IA線位置的剖面圖，圖10B是對應于圖1的IIB-1IB線位置的剖面圖)。
[0026]圖11A和圖11B是用于說明本發(fā)明的一個實施方式的半導體裝置的制造方法的示意圖(圖11A是對應于圖1的IIA-1IA線位置的剖面圖，圖11B是對應于圖1的IIB-1IB線位置的剖面圖)。
[0027]圖12是示出本發(fā)明的一個實施方式的半導體裝置的第一變形例的俯視圖。
[0028]圖13是示出本發(fā)明的一個實施方式的半導體裝置的第二變形例的剖面圖(對應于圖1的IIA-1IA線位置的剖面圖)。
[0029]符號說明
[0030]1:半導體基板
[0031]2:溝道形成區(qū)
[0032]3j:漂移區(qū)
[0033]4aj:第一截斷區(qū)
[0034]4b j:第二截斷區(qū)
[0035]5:場絕緣膜
[0036]6:窗口部
[0037]6a j:第一主電極區(qū)用窗口部
[0038]6b j:第二主電極區(qū)用窗口部
[0039]7:柵絕緣膜
[0040]8P:柵電極
[0041]9a:第一柵布線
[0042]9b:第二柵布線
[0043]10j:第一主電極區(qū)(源區(qū))
[0044]llj:第二主電極區(qū)(漏區(qū))
[0045]12:層間絕緣膜
[0046]13a、13b:導電插頭
[0047]15:第一金屬布線
[0048]15a:第一布線部分
[0049]15b:第二布線部分
[0050]16:第二金屬布線
[0051]16a:第一布線部分
[0052]16b:第二布線部分
【具體實施方式】
[0053]目前，對功率晶體管也要求進一步小型化。在上述的橫向功率M0SFET中，可通過使在場絕緣膜上延伸的柵布線靠近漏區(qū)來謀求小型化。
[0054]然而，發(fā)明人等發(fā)現(xiàn)如果柵布線與漏區(qū)的距離在1 ym以下，則器件耐壓(溝道形成區(qū)/漏區(qū)間耐壓)下降。該器件耐壓的下降是由于場絕緣膜上的柵布線的場板效應，在柵布線下于溝道形成區(qū)和漏區(qū)的pn結界面產生的耗盡層被擴展(延伸)到漏區(qū)，并在漏區(qū)的柵布線側的邊緣部產生電場集中而引起的。
[0055]于是，發(fā)明人等著眼于柵布線下的漂移(偏置)區(qū)，完成了本發(fā)明。
[0056]下面，參照附圖對本發(fā)明的一個實施方式的半導體裝置進行說明。
[0057]在本說明書中，所謂的“主電極區(qū)”在場效應晶體管(FET)中是指源區(qū)和漏區(qū)中的某一個低電阻率的半導體區(qū)域。在IGBT中是指發(fā)射區(qū)和集電區(qū)中的某一個半導體區(qū)域，因此名稱根據(jù)“半導體裝置”而不同。更具體地，如果將上述的“一個半導體區(qū)域”定義為“第一主電極區(qū)”，則“另一個半導體區(qū)域”為“第二主電極區(qū)”。即，所謂的“第二主電極區(qū)”在FET、SIT中是指不是第一主電極區(qū)的源區(qū)和漏區(qū)中的某一個半導體區(qū)域，在IGBT中是指不是第一主電極區(qū)的發(fā)射區(qū)和集電區(qū)中的某一個半導體區(qū)域。在下面的一個實施方式中，著重說明橫向M0SFET，因此，將源區(qū)稱為“第一主電極區(qū)”，將漏區(qū)稱為“第二主電極區(qū)”。
[0058]在下面的一個實施方式中，對第一導電型為p型、第二導電型為η型的情況進行示例性地說明，但是也可以將導電型選擇為相反的關系，第一導電型為η型，第二導電型為ρ型。
[0059]另外，在本說明書和附圖中，在標記了 η或ρ的層或區(qū)域中電子或空穴分別為多數(shù)載流子。另外，η或ρ上標記的+和-表示與未標記+和-的半導體區(qū)域相比分別為相對雜質濃度高或低的半導體區(qū)域。
[0060]應予說明，在下面的一個實施方式的說明和附圖中，對同樣的結構標記相同的符號，并省略重復說明。
[0061]另外，為了便于觀看或便于理解，一個實施方式中所說明的附圖并未按正確的尺度、尺寸比來繪制。對于本發(fā)明，只要未超過其主旨，就不限于下面說明的實施方式中記載的內容。
[0062]在下面的一個實施方式中，作為本發(fā)明的“半導體裝置”的典型例，將著重對橫向M0SFET進行示例性地說明。另外，在下面的一個實施方式中，在同一平面內互相垂直的第一方向和第二方向分別稱為X方向和Y方向。在圖1?圖3、圖12中，將水平方向定義為X方向，將垂直方向定義為Y方向。另外，在圖4A、圖8A、圖9A、圖10A、圖11A中將水平方向定義為X方向，在圖4B、圖8B、圖9B、圖10B、圖11B中將水平方向定義為Y方向，在圖13中將水平方向定義為Y方向。
[0063]如圖1?圖4A、圖4B所示，本發(fā)明的一個實施方式的半導體裝置為以例如由單晶硅構成的第二導電型(η型)的半導體基板1為主體的橫向M0SFET。另外，就本發(fā)明的一個實施方式的半導體裝置而言，雖然圖中未詳細示出，但是其構成為將在半導體基板1的主表面上形成的微細的多個晶體管單元Qp 2、Qp p Qp、Qp+1以并聯(lián)的方式電連接而獲得大功率。在圖1、圖2和圖3中，為方便起見示出集成了四個晶體管單元Qp 2、Qp p Qp、Qp+1的例子，但是晶體管單元Q的數(shù)量不限于四個。
[0064]晶體管單元Qp的構成主要有第一導電型(ρ型)的溝道