半導體裝置的制造方法
【專利說明】半導體裝置
[0001]相關(guān)串請
[0002]本申請享有以日本專利申請2014-185432號(申請日:2014年9月11日)為基礎(chǔ)申請的優(yōu)先權(quán)。本申請通過參照該基礎(chǔ)申請而包含基礎(chǔ)申請的全部內(nèi)容。
技術(shù)領(lǐng)域
[0003]本發(fā)明的實施方式涉及一種半導體裝置。
【背景技術(shù)】
[0004]作為兼具IGBT (Insulated Gate Bipolar Transistor，絕緣棚.雙極型晶體管)與二極管的半導體裝置，有反向?qū)ㄐ偷腎GBT (Insulated Gate Bipolar Transistor)。在反向?qū)ㄐ偷腎GBT中，P型集極區(qū)域的一部分被置換為η型區(qū)域，該η型區(qū)域作為二極管的陰極區(qū)域發(fā)揮功能。
[0005]但是，在反向?qū)ㄐ偷腎GBT中，因被導入至IGBT的P型基極區(qū)域的雜質(zhì)元素而導致空穴的注入變多，所以存在難以進行二極管的高速開關(guān)化的情況。
【發(fā)明內(nèi)容】
[0006]本發(fā)明的實施方式提供一種能夠提高開關(guān)速度的半導體裝置。
[0007]實施方式的半導體裝置具備:第I電極；第2電極；第I導電型的第I半導體區(qū)域，設(shè)置于所述第I電極與所述第2電極之間；第I元件區(qū)域，具有設(shè)置于所述第I半導體區(qū)域與所述第I電極之間的第2導電型的第2半導體區(qū)域、設(shè)置于所述第I半導體區(qū)域與所述第2電極之間的第2導電型的第3半導體區(qū)域、設(shè)置于所述第3半導體區(qū)域與所述第2電極之間的第I導電型的第4半導體區(qū)域、以及隔著第I絕緣膜設(shè)置于所述第I半導體區(qū)域、所述第3半導體區(qū)域及所述第4半導體區(qū)域內(nèi)的第3電極；第2元件區(qū)域，具有設(shè)置于所述第I半導體區(qū)域與所述第I電極之間且雜質(zhì)濃度高于所述第I半導體區(qū)域的第I導電型的第5半導體區(qū)域、及設(shè)置于所述第I半導體區(qū)域與所述第2電極之間的第2導電型的第6半導體區(qū)域；以及分離區(qū)域，具有第2導電型的第7半導體區(qū)域，且位于所述第I元件區(qū)域與所述第2元件區(qū)域之間，所述第2導電型的第7半導體區(qū)域設(shè)置于所述第I半導體區(qū)域與所述第2電極之間，且與所述第2電極相接。
【附圖說明】
[0008]圖1 (a)是表示第I實施方式的半導體裝置的示意性剖視圖，圖1 (b)是表示第I實施方式的半導體裝置的示意性俯視圖。
[0009]圖2(a)及圖2(b)是表示第I實施方式的半導體裝置的導通狀態(tài)的示意性剖視圖。
[0010]圖3 (a)及圖3 (b)是表示第I實施方式的半導體裝置的FWD區(qū)域的恢復狀態(tài)的示意性剖視圖。
[0011]圖4(a)及圖4(b)是表示第1參考例的半導體裝置的作用的示意性剖視圖。
[0012]圖5(a)及圖5(b)是表示第2參考例的半導體裝置的作用的示意性剖視圖。
[0013]圖6(a)及圖6(b)是表示第1實施方式的半導體裝置的作用的示意性剖視圖。
[0014]圖7(a)是表示半導體裝置內(nèi)的恢復時的載流子密度的模擬結(jié)果的一例的曲線圖，圖7(b)?圖7(d)是圖7(a)所示的模擬中所使用的半導體裝置的模型。
[0015]圖8是表示第2實施方式的半導體裝置的示意性剖視圖。
[0016]圖9是表示第3實施方式的半導體裝置的示意性剖視圖。
[0017]圖10是表示第4實施方式的半導體裝置的示意性剖視圖。
[0018]圖11是表示第5實施方式的半導體裝置的示意性剖視圖。
[0019]圖12是表示第6實施方式的半導體裝置的示意性剖視圖。
[0020]圖13是表示第7實施方式的半導體裝置的示意性剖視圖。
【具體實施方式】
[0021]以下，一邊參照附圖，一邊對實施方式進行說明。在以下的說明中，對相同的部件標附相同的符號，對于已說明過一次的部件，適當省略其說明。此外，在實施方式中，只要未特別說明，則以n+型、η型、η型的順序表示η型(第1導電型)的雜質(zhì)濃度變低。此外，以Ρ+型、Ρ型的順序表示Ρ型(第2導電型)的雜質(zhì)濃度變低。
[0022](第1實施方式)
[0023]圖1 (a)是表示第1實施方式的半導體裝置的示意性剖視圖，圖1 (b)是表示第1實施方式的半導體裝置的示意性俯視圖。
[0024]圖1 (a)中，表示圖1 (b)的A-A’線截面，圖1 (b)中，表示對圖1 (a)的B_B’線截面進行俯視時的狀態(tài)。此外，以下所示的圖中，為了表示半導體裝置的方向，導入了三維坐標(XYZ坐標系)ο
[0025]第1實施方式的半導體裝置1是上下電極構(gòu)造的半導體裝置。半導體裝置1具備電極10(第1電極)、電極11(第2電極)、IGBT區(qū)域101(第1元件區(qū)域)、FWD(FreeWheelingD1de，續(xù)流二極管)區(qū)域102 (第2元件區(qū)域)及分離區(qū)域103。半導體裝置1中，作為晶體管的IGBT區(qū)域101與作為回流二極管的FWD區(qū)域102未直接連接，在這兩個區(qū)域之間設(shè)置有分離區(qū)域103。
[0026]半導體裝置1中，在電極10與電極11之間，設(shè)置有η型半導體區(qū)域21及η型半導體區(qū)域22。η型半導體區(qū)域22位于電極10與η型半導體區(qū)域21之間。半導體區(qū)域22的雜質(zhì)濃度高于半導體區(qū)域21的雜質(zhì)濃度。
[0027]半導體區(qū)域21為IGBT區(qū)域101、FWD區(qū)域102及分離區(qū)域103的各區(qū)域所共有地配置。半導體區(qū)域21具有:設(shè)置于IGBT區(qū)域101的部分21a、設(shè)置于FWD區(qū)域102的部分21b及設(shè)置于分離區(qū)域103的部分21c。
[0028]半導體區(qū)域22為IGBT區(qū)域101、FWD區(qū)域102及分離區(qū)域103的各區(qū)域所共有地配置。半導體區(qū)域22具有:設(shè)置于IGBT區(qū)域101的部分22a、設(shè)置于FWD區(qū)域102的部分22b及設(shè)置于分離區(qū)域103的部分22c。在實施方式中，將相同導電型的半導體區(qū)域21與半導體區(qū)域22 —并設(shè)為半導體區(qū)域20 (第1半導體區(qū)域)。
[0029]因此，將半導體區(qū)域21的部分21a及半導體區(qū)域22的部分22a設(shè)為半導體區(qū)域20的第I部分20a。將半導體區(qū)域21的部分21b及半導體區(qū)域22的部分22b設(shè)為半導體區(qū)域20的第2部分20b。將半導體區(qū)域21的部分21c及半導體區(qū)域22的部分22c設(shè)為半導體區(qū)域20的第3部分20c。
[0030]首先，對IGBT區(qū)域101進行說明。
[0031]IGBT區(qū)域101中，在半導體區(qū)域20的第I部分20a與電極10之間設(shè)置有p+型集極區(qū)域25 (第2半導體區(qū)域)。集極區(qū)域25與電極10相接。
[0032]在半導體區(qū)域20的第I部分20a與電極11之間，設(shè)置有P型基極區(qū)域30 (第3半導體區(qū)域)。在基極區(qū)域30與電極11之間，選擇性地設(shè)置有n+型發(fā)射極區(qū)域40(第4半導體區(qū)域)。發(fā)射極區(qū)域40沿X方向延伸?；鶚O區(qū)域30及發(fā)射極區(qū)域40與電極11相接。
[0033]此外，在IGBT區(qū)域101中，也可將半導體區(qū)域21的部分21a換稱為η型基極區(qū)域21a，將半導體區(qū)域22的部分22a換稱為η型緩沖區(qū)域22a，將電極10換稱為集極電極10，將電極11換稱為發(fā)射電極11。
[0034]此外，柵極電極50 (第3電極)隔著柵極絕緣膜51 (第I絕緣膜)而與半導體區(qū)域20的第I部分20a、基極區(qū)域30及發(fā)射極區(qū)域40相接。柵極電極50從電極11側(cè)向電極10側(cè)延伸，沿X方向延伸。多個柵極電極50各自沿Y方向排列。圖1(a)所示的柵極電極50的構(gòu)造是所謂的溝槽柵極型構(gòu)造，但其構(gòu)造也可為平面型。
[0035]如此，在IGBT區(qū)域101中，設(shè)置有具備發(fā)射電極、n+型發(fā)射極區(qū)域、p型基極區(qū)域、η型基極區(qū)域、P+型集極區(qū)域、集極電極及柵極電極的IGBT。
[0036]接下來，對FWD區(qū)域102進行說明。
[0037]在FWD區(qū)域102中，在電極10與電極11之間，設(shè)置有半導體區(qū)域20的第2部分20bο在半導體區(qū)域20的第2部分20b與電極10之間，設(shè)置有n+型陰極區(qū)域26 (第5半導體區(qū)域)。陰極區(qū)域26與電極10相接。陰極區(qū)域26與電極10歐姆接觸。陰極區(qū)域26的雜質(zhì)濃度高于半導體區(qū)域20的雜質(zhì)濃度。
[0038]在半導體區(qū)域20的第2部分20b與電極11之間，設(shè)置有P型陽極區(qū)域31 (第6半導體區(qū)域)。陽極區(qū)域31與電極11相接。陽極區(qū)域31與電極11肖特基接觸或低電阻性接觸。
[0039]在電極11與陽極區(qū)域31之間，選擇性地設(shè)置有P+型陽極區(qū)域32(第8半導體區(qū)域)。陽極區(qū)域32沿X方向延伸。多個陽極區(qū)域32各自沿Y方向排列。陽極區(qū)域32與電極11相接。陽極區(qū)域32與電極11歐姆接觸。陽極區(qū)域32的雜質(zhì)濃度高于陽極區(qū)域31的雜質(zhì)濃度。另外，對于陽極區(qū)域32，也可將其從半導體裝置I去除。例如，從圖l(a)、(b)所示的構(gòu)造將陽極區(qū)域32去除后的構(gòu)造也包含在實施方式中。
[0040]此外，在FWD區(qū)域102中，也可將半導體區(qū)域22的部分22b換稱為η型陰極區(qū)域22b，將半導體區(qū)域21的部分21b換稱為本征區(qū)域(intrinsic區(qū)域)21b，將電極10換稱為陰極電極10，將電極11換稱為陽極電極11。
[0041]此外，在FWD區(qū)域102中，設(shè)置有與電極11相接的連接區(qū)域52 (第I連接區(qū)域)。連接區(qū)域52隔著絕緣膜53 (第2絕緣膜)而與半導體區(qū)域20的第2部分20b、陽極區(qū)域31及陽極區(qū)域32相接。連接區(qū)域52從電極11側(cè)向電極10側(cè)延伸，沿X方向延伸。多個連接區(qū)域52各自沿Y方向排列。
[0042]如此，在FWD區(qū)域102中，設(shè)置有具備陽極電極、陽極區(qū)域、本征區(qū)域、陰極區(qū)域及陰極電極的 PIN (Positive-1ntrinsic-Negative，正-本征-負)二極管。
[0043]接下來，對分離區(qū)域103進行說明。
[0044]在分離區(qū)域103中，在電極10與電極11之間，設(shè)置有半導體區(qū)域20的第3部分20c。半導體區(qū)域20的第3部分20c被半導體區(qū)域20的第1部分20a與半導體區(qū)域20的第2部分20b夾著。半導體區(qū)域20的第3部分20c與電極10相接。例如，半導體區(qū)域20中的部分22c與電極10肖特基接觸或低電阻性接觸。