單片式混合整流二極管結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種半導體結(jié)構(gòu)，且特別是有關(guān)于一種單片式混合整流(mergedPIN Schottky ；MPS) 二極管結(jié)構(gòu)。
【背景技術(shù)】
[0002]功率二極管為電路系統(tǒng)的關(guān)鍵零組件之一，其廣泛地應(yīng)用于高頻逆變器、數(shù)碼產(chǎn)品、發(fā)電機、電視機等商用產(chǎn)品與軍事設(shè)備中。
[0003]最常用的二種功率二極管為PIN 二極管與肖特基二極管。PIN 二極管具有高擊穿電壓以及低反向電流，但其開關(guān)速度慢。肖特基二極管的開關(guān)速度快且具有低導通壓降以及高正向?qū)娏?，但其漏電特性差。因此，如何將PIN 二極管與肖特基二極管有效整合，達到最佳的開關(guān)特性，實為目前的重要趨勢。

【發(fā)明內(nèi)容】

[0004]有鑒于此，本發(fā)明提供了一種單片式混合整流(MPS) 二極管結(jié)構(gòu)，可以縮小元件尺寸、提升元件效能。
[0005]本發(fā)明提供一種單片式混合整流二極管結(jié)構(gòu)，包括芯片、至少一 PIN 二極管、至少一 PIN 二極管以及終端結(jié)構(gòu)。芯片具有第一主動區(qū)、第二主動區(qū)與終端區(qū)。PIN 二極管配置于第一主動區(qū)上。肖特基二極管配置于第二主動區(qū)上。終端結(jié)構(gòu)配置于=終端區(qū)上，其中終端區(qū)分隔第一主動區(qū)與第二主動區(qū)，且PIN 二極管與肖特基二極管共享終端結(jié)構(gòu)。
[0006]在本發(fā)明的一實施例中，上述終端結(jié)構(gòu)環(huán)繞PIN 二極管與肖特基二極管。
[0007]在本發(fā)明的一實施例中，上述PIN 二極管包括平面式PIN 二極管或溝道式PIN 二極管。
[0008]在本發(fā)明的一實施例中，上述肖特基二極管包括平面式肖特基二極管或溝道式肖特基—極管。
[0009]在本發(fā)明的一實施例中，上述肖特基二極管包括結(jié)型勢壘肖特基(JBS) 二極管或溝道式金氧半導體勢壘肖特基(TMBS) 二極管。
[0010]在本發(fā)明的一實施例中，上述終端結(jié)構(gòu)包括場板結(jié)構(gòu)、具有浮置保護環(huán)的場板結(jié)構(gòu)、浮置溝道結(jié)構(gòu)、保護環(huán)結(jié)構(gòu)、浮置限制環(huán)結(jié)構(gòu)、或具有浮置溝道及較寬溝道外圍的結(jié)構(gòu)。
[0011]在本發(fā)明的一實施例中，上述芯片的基底包括硅基底、絕緣層上覆硅(SOI)基底或II1-V族半導體基底。
[0012]在本發(fā)明的一實施例中，上述第一主動區(qū)的面積實質(zhì)上等于第二主動區(qū)的面積。
[0013]在本發(fā)明的一實施例中，上述第一主動區(qū)的面積大于第二主動區(qū)的面積。
[0014]在本發(fā)明的一實施例中，上述第一主動區(qū)的面積小于第二主動區(qū)的面積。
[0015]基于上述，本發(fā)明將PIN 二極管與肖特基二極管整合于單一芯片中，且PIN 二極管與肖特基二極管共享終端結(jié)構(gòu)，因此可以縮小元件尺寸，并達到最佳的開關(guān)特性。
[0016]為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附附圖作詳細說明如下。
【附圖說明】
[0017]圖1為根據(jù)本發(fā)明一實施例所繪示的單片式混合整流二極管結(jié)構(gòu)的上視示意圖。
[0018]圖2為圖1中沿A-A線的一剖面示意圖。
[0019]圖3為圖1中沿A-A線的另一剖面示意圖。
[0020]圖4為根據(jù)本發(fā)明一實施例所繪示的終端結(jié)構(gòu)的剖面示意圖。
[0021]圖5為根據(jù)本發(fā)明另一實施例所繪示的終端結(jié)構(gòu)的剖面示意圖。
[0022]圖6為根據(jù)本發(fā)明另一實施例所繪示的單片式混合整流二極管結(jié)構(gòu)的上視示意圖。
[0023]圖7為根據(jù)本發(fā)明又一實施例所繪示的單片式混合整流二極管結(jié)構(gòu)的上視示意圖。
[0024]【符號說明】
[0025]10、10a、1b:芯片；
[0026]20、20a:PIN 二極管；
[0027]30、30a:肖特基二極管；
[0028]40、40a、40b、40c:終端結(jié)構(gòu)；
[0029]102:第一主動區(qū)；
[0030]104:第二主動區(qū)；
[0031]106:終端區(qū)；
[0032]108:N+ 型基底；
[0033]110:N 型外延；
[0034]114、126、300、302:溝道；
[0035]116、128、304:絕緣層；
[0036]118、124、130、134、138、142、208、212、214、306、312、406:導體層；
[0037]120、132、206、210a、210b、402:P+ 型摻雜區(qū)；
[0038]133,308:肖特基勢壘金屬層；
[0039]136、200、202、204、400:場氧化層；
[0040]140、216、310:介電層。
【具體實施方式】
[0041]在本發(fā)明的單片式混合整流二極管結(jié)構(gòu)中，將PIN 二極管與肖特基二極管整合于單一芯片中，且PIN 二極管與肖特基二極管共享終端結(jié)構(gòu)。
[0042]本發(fā)明并沒有限制PIN 二極管的類型，PIN 二極管可包括平面式PIN 二極管或溝道式PIN 二極管等。
[0043]本發(fā)明并沒有限制肖特基二極管的類型，肖特基二極管可包括平面式肖特基二極管或溝道式肖特基二極管等，例如結(jié)型勢壘肖特基(junct1n barrier Schottky ；JBS) 二極管或溝道式金氧半導體勢壘肖特基(Trench MOS Barrier Schottky ；TMBS) 二極管等。
[0044]本發(fā)明并沒有限制終端結(jié)構(gòu)的類型，終端結(jié)構(gòu)可包括場板(field plate)結(jié)構(gòu)、具有浮置保護環(huán)的場板(field plate with floating guard ring)結(jié)構(gòu)、浮置溝道(floatingtrench)結(jié)構(gòu)、保護環(huán)(guard ring)結(jié)構(gòu)、浮置限制環(huán)(floating limitat1n ring)結(jié)構(gòu)或具有浮置溝道及較寬溝道外圍(wider trench outer)(溝道寬度大于0.1nm)的結(jié)構(gòu)。
[0045]圖1為根據(jù)本發(fā)明一實施例所繪示的單片式混合整流二極管結(jié)構(gòu)的上視示意圖。圖2為圖1中沿A-A線的一剖面示意圖。
[0046]請參照圖1以及圖2，單片式混合整流二極管結(jié)構(gòu)包括芯片10、PIN 二極管20、肖特基二極管30以及終端結(jié)構(gòu)40。芯片10具有第一主動區(qū)102、第二主動區(qū)104與終端區(qū)106，其中終端區(qū)106分隔第一主動區(qū)102與第二主動區(qū)104。在一實施例中，終端區(qū)106環(huán)繞第一主動區(qū)102與第二主動區(qū)104。
[0047]如圖2所示，PIN 二極管20配置于第一主動區(qū)102上。肖特基二極管30配置于第二主動區(qū)104上。終端結(jié)構(gòu)40配置于終端區(qū)106上。在此實施例中，PIN 二極管20為溝道式PIN二極管，肖特基二極管30為溝道式金氧半導體勢壘肖特基(TMBS) 二極管，且終端結(jié)構(gòu)40為場板結(jié)構(gòu)，但本發(fā)明并不以此為限。
[0048]在第一主動區(qū)102中，N型外延層110配置于N+型基底108上。N+型基底包括硅基底、絕緣層上覆硅(SOI)基底或II1-V族半導體基底。II1-V族半導體基底可為SiC基底、GaAs基底或GaN基底。多個溝道114配置于N型外延層110中。絕緣層116配置于溝道114的表面上。絕緣層116的材料包括氧化硅。導體層118填滿溝道114。導體層118的材料包括多晶硅。多個P+型摻雜區(qū)120配置于溝道114之間的N型外延層110中。在一實施例中，一個P+型摻雜區(qū)120配置于緊鄰終端區(qū)106 —側(cè)的N型外延層110中；換句話說，位于最靠近終端區(qū)106的溝道114與終端區(qū)106之間的N型外延層110中。導體層124配置于N型外延層110上。在N+型基底108相對于N型外延層110的另一表面配置有導體層142。導體層124與導體層142的材料包括金屬，例如鋁、銅或其合金。在此實施例中，N型外延層110與P+型摻雜區(qū)120構(gòu)成PIN 二極管20。
[0049]在第二主動區(qū)104中，N型外延層110配置于N+型基底108上。多個溝道126配置于N型外延層110中。絕緣層128配置于溝道126的表面上。絕緣層128的材料包括氧化硅。導體層130填滿溝道126。導體層130的材料包括多晶硅。一個P+型摻雜區(qū)132配置于緊鄰終端區(qū)106 —側(cè)的N型外延層110中。在一實施例中，P+型摻雜區(qū)132配置于最靠近終端區(qū)106的溝道126與終端區(qū)106之間的N型外延層110中，但未與此溝道126接觸。肖特基勢壘金屬層133配置于相鄰溝道126之間及溝道126與P+型摻雜區(qū)132之間的N型外延層110上。肖特基勢壘金屬層133的材料包括鈦(Ti)、鈦鎳(TiNi)、鈦鉻(NiCr)、鎳釩(NiV)或鉬(Pt)。導體層134配置于N型外延層110上。在N+型基底108相對于N型外延層110的另一表面配置有導體層142。導體層134與導體層142的材料包括金屬，例如鋁、銅或其合金。在此實施例中，N型外延層110與肖特基勢壘金屬層133構(gòu)成肖特基二極管30。
[0050]在終端區(qū)106的終端結(jié)構(gòu)40中，N型外延層110配置于N+型基底108上。場氧化層136配置于N型外延層110上。場氧化層136的材料包括氧化硅。多個導體層138配置于場氧化層136上。在一實施例中，一個導體層138更延伸覆蓋場氧化層136的側(cè)面，并與P+摻雜區(qū)132電性連接。導體層138的材料包括多晶硅。介電層140填滿導體層138之間的間隙，且裸露出外側(cè)的導體層138的部分表面。此外，導體層124、134更延伸配置于部分場氧化層136上并與外側(cè)的導體層138電性連接。
[0051]在此實施例中，溝道114、126可在同一圖案化步驟中完成，絕緣層116、128可在同一圖案化步驟中完成，導體層