基板結(jié)構(gòu)及其制法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明有關(guān)一種基板結(jié)構(gòu)，尤指一種提升可靠度的基板結(jié)構(gòu)及其制法。
【背景技術(shù)】
[0002]隨著電子產(chǎn)業(yè)的蓬勃發(fā)展，電子產(chǎn)品也逐漸邁向多功能、高性能的趨勢。目前應(yīng)用于晶片封裝領(lǐng)域的技術(shù)，例如晶片尺寸構(gòu)裝(Chip Scale Package, CSP)、晶片直接貼附封裝(Direct Chip Attached, DCA)或多晶片模組封裝(Multi — Chip Module, MCM)等覆晶型態(tài)的封裝模組、或?qū)⒕Ⅲw堆迭化整合為三維積體電路(3D IC)晶片堆迭技術(shù)等。
[0003]目前現(xiàn)有3D晶片堆迭的半導(dǎo)體封裝件，其提供一硅中介板(ThroughSiliconinterposer, TSI)，該娃中介板具有貫穿的多個(gè)導(dǎo)電娃穿孔(Through-silicon via, TSV)，且該該板的一側(cè)具有一線路重布層(Redistribut1n layer，簡稱RDL)，以于該線路重布層上電性結(jié)合間距較小的半導(dǎo)體晶片的電極墊，再于該板的另一側(cè)上電性結(jié)合間距較大的封裝基板的焊墊。
[0004]如圖1所示，現(xiàn)有硅中介板的基板結(jié)構(gòu)I包括一承載件10、設(shè)于該承載件10全部表面上的第一絕緣層11、設(shè)于該第一絕緣層11上的一線路層13、設(shè)于該線路層13與該第一絕緣層11上并外露部分該線路層13的第二絕緣層12、以及設(shè)于該線路層13上的導(dǎo)電元件14。
[0005]圖1A至圖1E為圖1的制法的上視示意圖。
[0006]如圖1及圖1A所示，提供一如硅晶圓的承載件10，且于該承載件10上設(shè)有電性連接墊101。
[0007]如圖1B所示，形成一第一絕緣層11于該承載件10的全部表面上，且該第一絕緣層11外露該電性連接墊101的部分表面。
[0008]如圖1C所示，形成一如RDL的線路層13于該第一絕緣層11上，且該線路層13電性連接該電性連接墊101。
[0009]如圖1D所示，形成一第二絕緣層12于該線路層13與該第一絕緣層11上，且該第二絕緣層12外露該線路層13的部分表面。
[0010]如圖1E所示，先形成凸塊底下金屬層(Under bump metallurgy，簡稱UBM) 15于該線路層13的外露表面上，再形成如焊錫凸塊的導(dǎo)電元件14于該凸塊底下金屬層15上。
[0011]然而，現(xiàn)有基板結(jié)構(gòu)I的制法中，該承載件10與該第一絕緣層11兩者的接觸面積極大，且兩者的熱膨脹系數(shù)(Coefficient of thermal expans1n，簡稱CTE)差異極大，所以于進(jìn)行熱處理制程期間(thermal cycle)，該基板結(jié)構(gòu)I難以均勾釋放熱應(yīng)力(thermalstress)，導(dǎo)致該基板結(jié)構(gòu)I容易發(fā)生翹曲(warpage)的問題，且該導(dǎo)電元件14的應(yīng)力可靠性(reliability)不佳，因而造成難以載運(yùn)該基板結(jié)構(gòu)I或無法進(jìn)行后續(xù)制程。
[0012]因此，如何克服現(xiàn)有技術(shù)的種種缺失，實(shí)為一重要課題。

【發(fā)明內(nèi)容】

[0013]為克服現(xiàn)有技術(shù)的種種缺失，本發(fā)明提供一種基板結(jié)構(gòu)及其制法，使該基板結(jié)構(gòu)不易發(fā)生翹曲。
[0014]本發(fā)明的基板結(jié)構(gòu)，包括:一承載件，其定義有至少一布線區(qū)，其中，該布線區(qū)位于該承載件的部分表面，且該布線區(qū)包含接點(diǎn)處；第一絕緣層，其設(shè)于該布線區(qū)上；一線路層，其設(shè)于該布線區(qū)上的該第一絕緣層上；以及第二絕緣層，其設(shè)于該承載件上。
[0015]本發(fā)明還提供一種基板結(jié)構(gòu)的制法，包括:形成第一絕緣層于一承載件的布線區(qū)上，其中，該布線區(qū)位于該承載件的部分表面，且該布線區(qū)包含接點(diǎn)處；形成一線路層于該布線區(qū)上的該第一絕緣層上；以及形成第二絕緣層于該承載件上。
[0016]前述的基板結(jié)構(gòu)及其制法中，該承載件具有多個(gè)電性連接該線路層的電性連接墊。
[0017]前述的基板結(jié)構(gòu)及其制法中，該承載件具有介電層，以令該第一絕緣層、線路層與第二絕緣層形成于該介電層上。
[0018]前述的基板結(jié)構(gòu)及其制法中，該第一絕緣層僅設(shè)于該接點(diǎn)處上。
[0019]前述的基板結(jié)構(gòu)及其制法中，該線路層對應(yīng)該第一絕緣層之處呈現(xiàn)階梯狀。
[0020]前述的基板結(jié)構(gòu)及其制法中，該第二絕緣層僅設(shè)于該布線區(qū)上。
[0021]前述的基板結(jié)構(gòu)及其制法中，該第二絕緣層具有外露部分該線路層的開孔，且該開孔的位置位于該接點(diǎn)處上。復(fù)包括形成導(dǎo)電元件于該開孔中，以令該導(dǎo)電元件電性連接該線路層。
[0022]前述的基板結(jié)構(gòu)及其制法中，該第二絕緣層覆蓋該線路層。
[0023]由上可知，本發(fā)明的基板結(jié)構(gòu)及其制法，藉由該第一與第二絕緣層僅形成于該承載件的部分表面上，所以相較于現(xiàn)有技術(shù)，本發(fā)明于進(jìn)行熱處理制程期間，該基板結(jié)構(gòu)可有效釋放熱應(yīng)力，因而該基板結(jié)構(gòu)不易發(fā)生翹曲，且可提升該導(dǎo)電元件的應(yīng)力可靠性。
【附圖說明】
[0024]圖1為現(xiàn)有基板結(jié)構(gòu)的剖面示意圖；
[0025]圖1A至圖1E為現(xiàn)有基板結(jié)構(gòu)的制法的上視示意圖；
[0026]圖2A至圖2E為本發(fā)明基板結(jié)構(gòu)的制法的剖面示意圖；其中，圖2C’及圖2E’為圖2C及圖2E的另一實(shí)施例；以及
[0027]圖3A至圖3E為對應(yīng)圖2A至圖2E的上視示意圖；其中，圖3C’為圖3C的另一實(shí)施例。
[0028]符號說明
[0029]1，2，2’ 基板結(jié)構(gòu)
[0030]10, 20承載件
[0031]101, 201 電性連接墊
[0032]11,21,21’ 第一絕緣層
[0033]12，22第二絕緣層
[0034]13，23線路層
[0035]14,24 導(dǎo)電元件
[0036]15, 25 凸塊底下金屬層
[0037]200板體
[0038]202介電層
[0039]203開口
[0040]220開孔
[0041]230電性接觸墊
[0042]A，A’布線區(qū)
[0043]a接點(diǎn)處
[0044]T階梯狀。
【具體實(shí)施方式】
[0045]以下藉由特定的具體實(shí)施例說明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)及功效。
[0046]須知，本說明書所附圖式所繪示的結(jié)構(gòu)、比例、大小等，均僅用于配合說明書所揭示的內(nèi)容，以供本領(lǐng)域技術(shù)人員的了解與閱讀，并非用于限定本發(fā)明可實(shí)施的限定條件，所以不具技術(shù)上的實(shí)質(zhì)意義，任何結(jié)構(gòu)的修飾、比例關(guān)系的改變或大小的調(diào)整，在不影響本發(fā)明所能產(chǎn)生的功效及所能達(dá)成的目的下，均應(yīng)仍落在本發(fā)明所揭示的技術(shù)內(nèi)容得能涵蓋的范圍內(nèi)。同時(shí)，本說明書中所引用的如“上”、“下”、“第一”、“第二”及“一”等用語，也僅為便于敘述的明了，而非用于限定本發(fā)明可實(shí)施的范圍，其相對關(guān)系的改變或調(diào)整，在無實(shí)質(zhì)變更技術(shù)內(nèi)容下，當(dāng)也視為本發(fā)明可實(shí)施的范疇。
[0047]圖2A至圖2E為本發(fā)明基板結(jié)構(gòu)2的制法的剖面示意圖，且圖3A至圖3E為對應(yīng)圖2A至圖2E的上視示意圖。于本實(shí)施例中，該基板結(jié)構(gòu)2的制法可以晶圓級(wafer level)制程進(jìn)行。
[0048]如圖2A及圖3A所示，提供一承載件20，該承載件20具有一板體200、設(shè)于該板體200上的多個(gè)電性連接墊201、及設(shè)于該板體200與該些電性連接墊201上的介電層202，且該介電層202具有多個(gè)開口 203，以令各該電性連接墊201對應(yīng)外露于各該開口 203。
[0049]于本實(shí)施例中，該板體200的種類繁多，例如，具娃穿孔(Through-silicon via，簡稱TSV)的中介板、娃中介板(Through Silicon interposer，簡稱TSI)或半導(dǎo)體晶片等半導(dǎo)體板材、或者該板體200的內(nèi)部可包含另一介電層(圖略)、與內(nèi)部線路(圖略)，且該內(nèi)部線路可選擇性地電性連接該電性連接墊201。因此，該板體200的構(gòu)造并無特別限制。
[0050]此外，形成該介電層202的材質(zhì)為氮化硅(SiNX)或氧化硅(Si02)。
[0051]如圖2B及圖3B所不，形成一第一絕緣層21于該介電層202的部分表面上。
[0052]于本實(shí)施例中，該介電層202的表面上可定義有多個(gè)布線區(qū)A，且該布線區(qū)A的范圍內(nèi)包含一接點(diǎn)處a，以令該第一絕緣層21僅形成于該接點(diǎn)處a上，其中，該接點(diǎn)處a的范圍不會包含該電性連接墊201。
[0053]此外，該布線區(qū)A指后續(xù)線路層的占用面積的形狀區(qū)域，且該接點(diǎn)處a指該基板結(jié)構(gòu)2用于外接其它電子裝置(如晶片、電路板等)的接點(diǎn)處。
[0054]又，該第一絕緣層21為鈍化層(passivat1n layer)，且其材質(zhì)為光阻介電材(photosensitive dielectric material，簡稱 PDM)、聚酰亞胺(polyimide，簡稱 PI)、苯并環(huán)丁稀(Bis-Benzo-CycΙο-Buten