金屬柵制備方法
【專利摘要】本發(fā)明涉及半導體制備技術領域，具體提供了一種金屬柵制備方法，本發(fā)明是基于gate last的一種HKMG制備工藝，通過減薄其中一器件區(qū)的樣本柵并在其頂部制備硬掩膜層，之后在其他器件區(qū)制備金屬柵并進行研磨時，硬掩膜層可有效起到保護其下方的樣本柵免受損傷，進而提高了研磨后器件表面的均勻性。
【專利說明】
金屬柵制備方法
技術領域
[0001]本發(fā)明涉及半導體制造技術領域，確切的說，涉及到金屬后柵的工藝中，具體提供了一種金屬柵制備方法。【背景技術】
[0002]隨著技術的不斷發(fā)展，半導體技術已經(jīng)滲透至生活中的各個領域，例如航天、醫(yī)療器戒、手機通訊都離不開半導體所制備出的芯片。
[0003]以前很多芯片都是采用二氧化硅作為柵極介電質(zhì)，但是從65nm開始，由于技術節(jié)點已經(jīng)很小，無法讓柵極介電質(zhì)繼續(xù)縮短變薄，同時隨著晶體管尺寸的不斷縮小，源極和漏極之間的距離也越來越小，進而容易造成短溝道效應。因此，針對上述問題，本領域技術人員經(jīng)不懈研究，HKMG(High_K Metal Gate，高介電金屬柵)工藝被開發(fā)出來。其是采用一種具有高介電常數(shù)(或稱高K)的柵極介電層，并采用金屬材料來作為柵極，采用HKMG工藝制備的器件相比較傳統(tǒng)器件而言，極大的減小了漏電流，同時有效提升了驅動電流，因此HKMG 成了目前高性能晶體管所采用的主流技術。
[0004]同時，在將HKMG應用到gate last (后柵)工藝中，其制備流程可參照圖la?lh所示:提供一襯底100,其包括有N-M0SFET (即圖示NFET)區(qū)域和P-M0SFET (即圖示PFET)區(qū)域，N-M0SFET區(qū)域和P-M0SFET區(qū)域通過淺溝槽102進行隔離。在N-M0SFET區(qū)域和P-M0SFET 區(qū)域的襯底100之上分別制備有第一樣本柵101A和第二樣本柵101B，在器件表面沉積有介質(zhì)層(即層間介質(zhì)層，Interlayer dielectric layer，ILD) 108,如圖la所示。首先利用光刻工藝，去除第二樣本柵101B并填充第一金屬柵極材料層103,之后進行研磨處理，如圖lb?le所示；之后再利用一次行光刻工藝，以去除第一樣本柵101A并填充第二柵極材料層104,并進行后段制程(Back End Of Line，BE0L)。
[0005]但是本領域技術人員發(fā)現(xiàn)，在沉積第一柵極材料層103并對該第一柵極材料層 103進行研磨的過程中，由于此時在N-M0SFET區(qū)域之上存在的是樣本柵，而在P-M0SFET區(qū)域中存在的則是后續(xù)填充的柵極材料層，而同時，金屬柵材料、樣本柵材料以及介質(zhì)層108 三者的材料均不相同，樣本柵一般為多晶硅，介質(zhì)層一般為氧化物，而后續(xù)沉積的柵極材料則為金屬鋁，上述材料研磨速率存在較大不同，可參照圖2所示，其中，圖示橫坐標為晶圓的直徑，縱坐標為研磨速率。一般來說，金屬(A1)研磨速率>多晶硅(Poly)研磨速率>氧化物(0X)研磨速率。因此在進行研磨時，各個研磨區(qū)域的研磨速率并不一樣，很容易導致 over polish (過拋光)和bridge (橋接)的現(xiàn)象產(chǎn)生，同時也容易在樣本柵附近區(qū)域形成蝶形凹陷，這是本領域技術人員所不想看到的。
【發(fā)明內(nèi)容】

[0006]本發(fā)明根據(jù)現(xiàn)有技術的不足提供了一種柵極制備方法，可有效避免在對柵極材料層進行沉積的過程中，對樣本柵造成的研磨損傷。
[0007]本發(fā)明采用的技術方案為:
[0008]—種金屬柵制備方法，其中，包括如下步驟:
[0009]步驟S1、提供一襯底，所述襯底表面覆蓋有一介質(zhì)層，所述介質(zhì)層中形成有第一柵槽和第二柵槽，所述第一柵槽內(nèi)設置有第一樣本柵，所述第二柵槽內(nèi)設置有第二樣本柵；
[0010]第一樣本柵的高度小于介質(zhì)層的厚度，第二樣本柵的高度等于介質(zhì)層的厚度；
[0011]步驟S2、制備一層硬掩膜層覆蓋在所述第一樣本柵和第二樣本柵頂部，并將所述第一柵槽內(nèi)位于第一樣本柵之上的間隙空間完全予以填充；
[0012]步驟S3、完全移除位于第二樣本柵之上的硬掩膜層，同時移除第一樣本柵之上的一部分硬掩膜層并在第一樣本柵之上保留部分所述硬掩膜層；
[0013]步驟S4、對所述介質(zhì)層進行研磨，移除部分第二樣本柵和將第一樣本柵之上的余下的硬掩膜層進行部分移除；
[0014]步驟S5、刻蝕以完全移除第二柵槽內(nèi)余下的第二樣本柵；
[0015]步驟S6、填充金屬至第二柵槽內(nèi)并進行研磨，籍由第一樣本柵之上的殘留的硬掩膜層保障第一樣本柵在研磨過程中免受損傷。
[0016]上述的方法，其中，所述第一樣本柵位于襯底中一個N-M0SFET區(qū)域之上的介質(zhì)層中，所述第二樣本柵位于襯底中一個P-M0SFET區(qū)域之上的介質(zhì)層中。
[0017]上述的方法，其中，所述第一樣本柵位于襯底中一個P-M0SFET區(qū)域之上的介質(zhì)層中，所述第二樣本柵位于襯底中一個N-M0SFET區(qū)域之上的介質(zhì)層中。
[0018]上述的方法，其中，所述襯底中的N-M0SFET區(qū)域與P-M0SFET區(qū)域之間通過淺溝槽隔離結構進行隔離。
[0019]上述的方法，其中，采用光刻和刻蝕工藝對所述第一樣本柵進行刻蝕，移除部分所述第一樣本柵，以使所述第一樣本柵的的高度小于介質(zhì)層的厚度。
[0020]上述的方法，其中，所述硬掩膜層為SiN。
[0021]上述的方法，其中，所述介質(zhì)層為氧化層。
[0022]上述的方法，其中，在步驟S4和步驟S6中，所述研磨均為化學機械研磨。
[0023]上述的方法，其中，在移除第二樣本柵之后，且在填充金屬之前，先制備一層高K 介電層覆蓋在第二柵槽暴露的表面。
[0024]上述的方法，其中，所述樣本柵為多晶硅或無定形碳。
[0025]本發(fā)明是基于gate last工藝中的一種改進，通過減薄其中一器件區(qū)(N型器件區(qū)或P型器件區(qū))的樣本柵并在其頂部制備硬掩膜層，之后在其他器件區(qū)制備金屬柵并進行研磨時，硬掩膜層可有效起到保護硬掩膜層下方的樣本柵免受損傷，進而提高了研磨后器件表面的均勻性?！靖綀D說明】
[0026]通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發(fā)明及其特征、夕卜形和優(yōu)點將會變得更明顯。在全部附圖中相同的標記指示相同的部分。并未刻意按照比例繪制附圖，重點在于示出本發(fā)明的主旨。
[0027]圖la?lh為現(xiàn)有技術中gate last工藝的主要流程圖；
[0028]圖2為鋁、多晶硅和氧化物的研磨速率對比圖；
[0029]圖3a?3e為本發(fā)明制備金屬柵的大致流程圖；
[0030]圖4a?4g為本發(fā)明在一實施例中制備金屬柵的方法流程圖?！揪唧w實施方式】
[0031]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。
[0032]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟以及詳細的結構，以便闡釋本發(fā)明的技術方案。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0033]一種金屬柵制備方法，參照圖3a_3e所示，包括如下步驟:
[0034]步驟S1、提供一襯底，襯底表面覆蓋有一介質(zhì)層(圖中未標示)，介質(zhì)層中形成有第一柵槽和第二柵槽，第一柵槽內(nèi)設置有第一樣本柵101A，第二柵槽內(nèi)設置有第二樣本柵 101B ;第一樣本柵的高度小于介質(zhì)層的厚度，第二樣本柵的高度等于介質(zhì)層的厚度。
[0035]其中，在該襯底中設置有N-M0SFET區(qū)域(例如P-wel 1)和P-M0SFET區(qū)域(例如 N-well)，且N-M0SFET區(qū)域和P-M0SFET區(qū)域之間通過淺溝槽隔離結構進行隔離。淺溝槽隔離結構為溝槽中填充有例如氧化物之類的絕緣材料，利用淺溝槽隔離結構可將襯底中的 N-M0SFET區(qū)域和P-M0SFET區(qū)域間隔開來。在一可選但那并不作為局限的實施例中，上述的第一樣本柵101A位于襯底中的一個N-M0SFET區(qū)域之上的介質(zhì)層中，且第二樣本柵101B 位于襯底中的一個P-M0SFET區(qū)域之上的介質(zhì)層中。同時在本發(fā)明還可具有其他的實施例， 例如第一樣本柵101A位于襯底中的一個P-M0SFET區(qū)域之上的介質(zhì)層中，那么第二樣本柵 101B位于襯底中的一個N-M0SFET區(qū)域之上的介質(zhì)層中。本領域技術人員可根據(jù)實際需求來選擇在P-M0SFET和/或N-M0SFET區(qū)域的樣本柵頂部形成硬掩膜層。
[0036]—個可選但并不局限的實施方式為，通過光刻和刻蝕工藝來對第一樣本柵101A 進行刻蝕，使其高度小于介質(zhì)層的厚度。具體的，旋涂一層光刻膠覆蓋于介質(zhì)層和第一、第二樣本柵的上表面，之后借助一具有曝光圖案的掩膜板進行曝光顯影工藝，以在光刻膠中形成暴露出第一樣本柵101A的開口，之后以具有開口的光刻膠為刻蝕掩膜對第一樣本柵 101A進行刻蝕，去除部分第一樣本柵101A以降低其高度，進而使得該第一樣本柵101A的高度低于介質(zhì)層的厚度，而第二樣本柵101B高度又與介質(zhì)層的厚度相同，因此第一樣本柵 101A的高度要小于第二樣本柵101B高度；同時由于第一樣本柵101A是位于第一柵槽內(nèi)， 因此在降低第一樣本柵101A高度后，會在第一柵槽中的第一樣本柵101A頂部預留一間隙空間。
[0037]在本發(fā)明中，優(yōu)選可采用多晶娃(poly-silicon)作為上述的第一樣本柵和第二樣本柵，但是在實際應用中并不僅僅局限于上述方式，例如采用無定形碳(A-C)來作為樣本柵在本發(fā)明中同樣適用。但是本領域技術人員應當理解，在采用多晶硅作為樣本柵時，一般采用刻蝕的方式來去除多晶硅樣本柵，而采用無定形碳作為樣本柵時，則可在高溫條件下通入〇2, 〇2與無定形碳產(chǎn)生反應生成C0 2氣體并排出，為后續(xù)沉積柵極做準備。在本發(fā)明以采用多晶硅作為樣本柵進行闡述。
[0038]步驟S2、制備一層硬掩膜層105覆蓋在第一樣本柵101A和第二樣本柵101B頂部，并將第一柵槽內(nèi)位于第一樣本柵101A之上的間隙空間完全予以填充。如圖3a所示。
[0039]在本發(fā)明中，優(yōu)選的可采用沉積方式來形成一層SiN層作為上述的硬掩膜層105。 由于沉積的SiN層致密性較強，且在后續(xù)過程中較容易被完全移除，同時SiN也是半導體領域所常用的一種薄膜材料，因此制程變動小，實現(xiàn)成本也較低。在沉積硬掩膜層105后，還需要對硬掩膜層105進行平坦化處理，以使得硬掩膜層105的頂部表面齊平，例如可采用回蝕(each back)或者CMP (化學機械研磨)來對硬掩膜層進行平坦化處理。
[0040]步驟S3、完全移除位于第二樣本柵101B之上的硬掩膜層105,同時移除第一樣本柵101A之上的一部分硬掩膜層105并在第一樣本柵101A之上保留部分硬掩膜層105。如圖3b所示。
[0041]在此過程中，采用SPT (stress proximity technology，壓力接近技術)的工藝來完全移除第二樣本柵之上的硬掩膜層，以及移除第一樣本柵之上的部分硬掩膜層。
[0042]步驟S4、對介質(zhì)層進行研磨，移除部分第二樣本柵101B并將第一樣本柵101A之上的余下的硬掩膜層進行部分移除。如圖3c所示。
[0043]—個可選的實施例是，采用CMP工藝對介質(zhì)層進行研磨，在進行研磨的同時，也會對第二樣本柵的頂部及第一樣本柵頂部的硬掩膜層進行移除，使得硬掩膜層105的頂面與第二樣本柵101B的頂面齊平。
[0044]步驟S5、刻蝕以完全移除第二柵槽內(nèi)余下的第二樣本柵101B。如圖3d所示。
[0045]一個可選但并不局限的實施例為，采用刻蝕工藝來完全移除第二柵槽內(nèi)余下的第二樣本柵101B。在此過程中，可借助光刻工藝來實現(xiàn)對第二樣本柵101B的刻蝕，大致步驟為:旋涂一層光刻膠覆蓋在器件的上表面，之后借助一具有曝光圖案的掩膜板進行曝光顯影工藝，以在光刻膠中形成暴露出第二柵槽的開口，之后以具有開口的光刻膠為刻蝕掩膜對第二樣本柵101B進行刻蝕，直至將第二柵槽內(nèi)的第二樣本柵101B完全移除，最后移除剩余的光刻膠。同時，為了進一步保證光刻的精度和抑制反射，還可預先涂覆一層底部抗反射層(BARC)覆蓋在器件表面，之后再旋涂光刻膠，進而減小在曝光過程中由于光線的反射從而造成對光刻膠過度曝光的現(xiàn)象，但是本領域技術人員應當理解，涂覆底部抗反射層的步驟為可選方式，在實際應用中也可以直接旋涂光刻膠并進行光刻工藝，對本發(fā)明并不影響。
[0046]步驟S6、填充金屬103至第二柵槽內(nèi)并進行CMP研磨處理，籍由第一樣本柵101A 之上的殘留的硬掩膜層105保障第一樣本柵101A在研磨過程中免受損傷。如圖3e所示。
[0047]在此步驟中，沉積一層金屬103將第二柵槽進行填充，之后進行研磨工藝以將介質(zhì)層及第一柵槽頂部所覆蓋的金屬進行移除，僅保留位于第二柵槽內(nèi)的金屬作為金屬柵， 而同時由于第一柵槽內(nèi)中的第一樣本柵101A頂部還保留有硬掩膜層105,且硬掩膜層105 選用研磨速率較小的SiN，因此在對沉積的金屬103進行研磨時，不會對第一柵槽內(nèi)的第一樣本柵101A造成研磨損傷，同時也避免了在第一柵槽與介質(zhì)層交界處容易產(chǎn)生的蝶形凹槽缺陷。
[0048]進一步的，在移除第二樣本柵101B之后，且在填充金屬103之前，先制備一層高K 介電層覆蓋在第二柵槽暴露的表面，用于金屬柵與介質(zhì)層、襯底的隔離。
[0049]下面提供一基于gate last的具體實施例并結合附圖來對本發(fā)明進行進一步闡述，在此需要說明的是，下文的相關描述是在N-M0SFET區(qū)域中的樣本柵頂部形成硬掩膜層來避免研磨損傷，但是在本發(fā)明其他實施例中，亦可在P-M0SFET區(qū)域中的樣本柵頂部形成硬掩膜層形成對樣本柵的保護，其步驟與下文基本相同，雖然在本文并沒有詳盡描述在 P-MOSFET區(qū)域中的樣本柵頂部形成硬掩膜層及后續(xù)的相關步驟，但是本領域技術人員能夠根據(jù)本發(fā)明能夠毫無疑義的得出其他的實施方式，因此不再詳盡描述。
[0050]參照圖4a_4g所示，包括如下步驟:
[0051]首先提供一具有N-M0SFET區(qū)域和P-M0SFET區(qū)域的半導體襯底100,在襯底100之上沉積有介質(zhì)層108,位于N-M0SFET上的介質(zhì)層中108形成第一柵槽，第一柵槽內(nèi)設置有第一樣本柵101A;同樣的，位于P-M0SFET上的介質(zhì)層中108形成第二柵槽，第二柵槽內(nèi)設置有第二樣本柵101B。
[0052]其中，N-M0SFET和P-M0SFET之間均通過淺溝槽(STI) 102進行隔離，淺溝槽102內(nèi)填充有諸如氧化物之類的絕緣材料。此外，該器件的表面還覆蓋有介質(zhì)層108,且上述的第一、第二柵槽頂部平面與介質(zhì)層108的頂部平面齊平。本發(fā)明是基于gate last工藝做出的改進，具體基于gate last工藝制備出上述器件可采用本領域技術人員所慣用的技術手段，在此不予贅述。
[0053]之后，移除部分第一樣本柵101A，制備一層硬掩膜層105覆蓋在剩余第一樣本柵頂部101A并將第一柵槽完全予以填充。
[0054]具體的，首先旋涂一層光刻膠將器件表面完全進行覆蓋，之后進行曝光顯影工藝， 移除覆蓋在第一區(qū)域中的光刻膠，進而將第一樣本柵101A進行暴露；采用刻蝕工藝(如干法刻蝕，dry etch)移除部分第一樣本柵101A，以降低其高度。沉積一層硬掩膜層105將第一柵槽進行填充并覆蓋于器件的表面，之后完全移除位于第二樣本柵101B之上的硬掩膜層，同時移除第一樣本柵101A之上的一部分硬掩膜層105并在第一樣本柵101A之上保留部分硬掩膜層；之后對介質(zhì)層108進行研磨，移除部分第二樣本柵101B和將第一樣本柵 101A之上的余下的硬掩膜層105進行部分移除。上述步驟完成后形成圖4a所示的結構。
[0055]移除第二柵槽內(nèi)的第二樣本柵101B，并制備一層高K介電層106將第二柵槽暴露的表面進行覆蓋，并沉積金屬103將第二柵槽完全進行填充，并進行研磨，如圖3b-3c所示。 在對金屬103進行研磨的過程中，由于第一樣本柵101A頂部保留有硬掩膜層，對下方的第一樣本柵101A形成了保護作用，避免第一樣本柵101A在研磨過程中所形成的損傷。如圖 4b_4d所示。
[0056]在研磨完成后，即可通過光刻和刻蝕工藝移除位于第一柵槽內(nèi)的硬掩膜層105和第一樣本柵101A，并填充金屬在第一柵槽內(nèi)制備金屬柵。同樣的，在第一柵槽內(nèi)沉積金屬之前，先制備高K介電層107將第一柵槽暴露的表面進行覆蓋。如圖4e-4g所示。
[0057]在此需要說明的是，上述實施例中并不對本發(fā)明構成限制，在實際應用中，可對 P-M0SFET區(qū)域之上的樣本柵進行減薄并在其頂部制備硬掩膜層同時適用，相關實施例中在此不予贅述。
[0058]綜上所述，由于本發(fā)明采用了以上技術方案，通過移除部分樣本柵并在其頂部制備一層硬掩膜層后，之后再進行后續(xù)的HKMG工藝，在對沉積的金屬進行研磨時，硬掩膜層可有效起到保護下方樣本柵的作用，同時也有效避免了在研磨過程中樣本柵附近區(qū)域容易出現(xiàn)的凹陷，保證了研磨表面的均勻性，并為提升器件性能提供依據(jù)。
[0059]以上對本發(fā)明的較佳實施例進行了描述。需要理解的是，本發(fā)明并不局限于上述特定實施方式，其中未盡詳細描述的設備和結構應該理解為用本領域中的普通方式予以實施；任何熟悉本領域的技術人員，在不脫離本發(fā)明技術方案范圍情況下，都可利用上述揭示的方法和技術內(nèi)容對本發(fā)明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例，這并不影響本發(fā)明的實質(zhì)內(nèi)容。因此，凡是未脫離本發(fā)明技術方案的內(nèi)容，依據(jù)本發(fā)明的技術實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術方案保護的范圍內(nèi)。
【主權項】
1.一種金屬柵制備方法，其特征在于，包括如下步驟:步驟S1、提供一襯底，所述襯底表面覆蓋有介質(zhì)層，所述介質(zhì)層中形成有第一柵槽和第 二柵槽，所述第一柵槽內(nèi)設置有第一樣本柵，所述第二柵槽內(nèi)設置有第二樣本柵；第一樣本柵的高度小于介質(zhì)層的厚度，第二樣本柵的高度等于介質(zhì)層的厚度；步驟S2、制備一層硬掩膜層覆蓋在第一樣本柵和第二樣本柵的頂部，并將第一柵槽內(nèi) 位于第一樣本柵之上的間隙空間完全予以填充；步驟S3、完全移除位于第二樣本柵之上的硬掩膜層，同時移除第一樣本柵之上的一部 分硬掩膜層并在第一樣本柵之上保留部分硬掩膜層；步驟S4、對所述介質(zhì)層進行研磨，移除部分第二樣本柵并將第一樣本柵之上的余下的 硬掩膜層進行部分移除；步驟S5、刻蝕以完全移除第二柵槽內(nèi)余下的第二樣本柵；步驟S6、填充金屬至第二柵槽內(nèi)并進行研磨，籍由第一樣本柵之上的殘留的硬掩膜層 保障第一樣本柵在研磨過程中免受損傷。2.如權利要求1所述的方法，其特征在于，所述第一樣本柵位于襯底中一個N-MOSFET 區(qū)域之上的介質(zhì)層中，所述第二樣本柵位于襯底中一個P-MOSFET區(qū)域之上的介質(zhì)層中。3.如權利要求1所述的方法，其特征在于，所述第一樣本柵位于襯底中一個P-MOSFET 區(qū)域之上的介質(zhì)層中，所述第二樣本柵位于襯底中一個N-MOSFET區(qū)域之上的介質(zhì)層中。4.如權利要求2或3所述的方法，其特征在于，所述襯底中的N-MOSFET區(qū)域與 P-MOSFET區(qū)域之間通過淺溝槽隔離結構進行隔離。5.如權利要求1所述的方法，其特征在于，采用光刻和刻蝕工藝對所述第一樣本柵進 行刻蝕，移除部分所述第一樣本柵，以使所述第一樣本柵的的高度小于所述介質(zhì)層的厚度。6.如權利要求1所述的方法，其特征在于，所述硬掩膜層為SiN。7.如權利要求1所述的方法，其特征在于，所述介質(zhì)層為氧化層。8.如權利要求1所述的方法，其特征在于，在步驟S4和步驟S6中，所述研磨均為化學 機械研磨。9.如權利要求1所述的方法，其特征在于，在移除第二樣本柵之后，且在填充金屬之 前，先制備一層高K介電層覆蓋在第二柵槽暴露的表面。10.如權利要求1所述的方法，其特征在于，所述樣本柵為多晶硅或無定形碳。
【文檔編號】H01L21/28GK105990238SQ201510061913
【公開日】2016年10月5日
【申請日】2015年2月5日
【發(fā)明人】趙簡, 曹軼賓, 王杭萍
【申請人】中芯國際集成電路制造(上海)有限公司, 中芯國際集成電路制造(北京)有限公司