電壓轉(zhuǎn)換電路的制作方法
【專利摘要】在實施例中，電壓轉(zhuǎn)換電路包括升高或降低輸入直流電壓的第一電壓轉(zhuǎn)換單元以及升高或降低輸入直流電壓的第二電壓轉(zhuǎn)換單元。切換器被配置成在使用第一和第二轉(zhuǎn)換單元二者或僅第一和第二轉(zhuǎn)換單元之一之間進行切換?？梢匀芜x地根據(jù)輸入電壓電平控制切換器，使得可以將第一和第二電壓轉(zhuǎn)換單元二者用于電壓升高或電壓降低操作或能夠僅使用第一和第二電壓轉(zhuǎn)換單元之一。
【專利說明】電壓轉(zhuǎn)換電路
[0001] 相關(guān)申請的交叉引用
[0002] 本申請基于2013年3月22日提交的日本專利申請No. 2013-059868并要求享有 其優(yōu)先權(quán)，在此通過引用將其全部內(nèi)容并入本文。
【技術(shù)領(lǐng)域】
[0003] 本文描述的實施例總體上涉及一種升高或降低輸入電壓的電壓轉(zhuǎn)換電路。
【背景技術(shù)】
[0004] 通常，電壓升高電路通過升高輸入電壓來產(chǎn)生具有期望電壓電平的輸出電壓。例 如，這種電壓升高電路是連接二極管的晶體管彼此串聯(lián)，并且每個晶體管之間分別連接電 容器的電路。
[0005] 根據(jù)這樣的電路配置，以通過從輸入電壓中減去晶體管的閾值電壓獲得的電壓為 單位步進地升高電壓。即使增加晶體管的連接級數(shù)，也針對每一個連接級從輸入電壓中減 去晶體管的閾值電壓。因此，為了獲得具有高電壓電平的輸出電壓，有可能必須多增加電壓 升高電路的級數(shù)，使得裝置的內(nèi)部電壓會超過電壓升高電路的電壓擊穿極限。此外，隨著連 接級數(shù)增加，電流消耗也增加，于是對功耗和電源效率方面造成不利。
[0006] 已提出將上述的電路配置變成電壓升高電路系統(tǒng)，該系統(tǒng)每個級都不會造成與晶 體管的閾值電壓等價的損失。不過，盡管這種電壓升高電路通常具有優(yōu)異的電壓升高能力， 但是運行速度可能慢或者功耗可能更高。
【發(fā)明內(nèi)容】
[0007] 在本文描述的示范性實施例中，提供了一種電壓轉(zhuǎn)換電路，能夠快速將輸入電壓 升高或降低到期望輸出電壓而不會增大功耗。
[0008] 通常，根據(jù)一個實施例，電壓轉(zhuǎn)換電路包括被配置成接收第一電平的直流（DC)電 壓并通過升高或降低第一電平的直流電壓來輸出第二電平的直流電壓的第一電壓轉(zhuǎn)換。電 壓轉(zhuǎn)換電路包括第二電壓轉(zhuǎn)換單元，其被配置成接收第三電平的直流電壓，并通過升高或 降低所述第三電平的直流電壓來輸出第四電平的直流電壓。切換器被配置成在使用第一和 第二電壓轉(zhuǎn)換單元之一來產(chǎn)生輸出電壓以及使用第一和第二電壓轉(zhuǎn)換單元二者來產(chǎn)生輸 出電壓之間進行切換。
【專利附圖】
【附圖說明】
[0009] 圖1是方框圖，示出了根據(jù)第一實施例的電壓轉(zhuǎn)換電路的示意配置。
[0010] 圖2是電壓升1?單兀的輸出電壓、從時鐘控制電路輸出的時鐘信號、從振蕩電路 輸出的遮蔽（mask)信號和振蕩信號的信號波形圖。
[0011] 圖3是電路圖，示出了第一電壓升高單元和第二電壓升高單元的內(nèi)部配置的范 例。
[0012] 圖4是電路圖，其中晶體管的級數(shù)增加得多于圖3中的電路的級數(shù)。
[0013] 圖5是電路圖，示出了電壓升高單元的單元電路配置，即所謂的交叉耦合型，其適 用于第一電壓升高單元和第二電壓升高單元二者。
[0014] 圖6是方框圖，示出了圖5中的η個電路彼此串聯(lián)的范例。
[0015] 圖7是電路圖，示出了第一實施例和第二實施例中描述的輸入電壓檢測電路的內(nèi) 部配置的范例。
[0016] 圖8是電路圖，示出了第一和第二實施例中描述的輸出電壓檢測電路的內(nèi)部配置 的范例。
[0017] 圖9是電路圖，示出了第一和第二實施例中描述的時鐘控制電路的內(nèi)部配置的范 例。
[0018] 圖10是方框圖，示出了根據(jù)第四實施例的電壓轉(zhuǎn)換電路的示意配置。
[0019] 圖11是方框圖，示出了根據(jù)第五實施例的電壓轉(zhuǎn)換電路的示意配置。
[0020] 圖12是根據(jù)第四和第五實施例的輸入電壓檢測電路的電路圖。
[0021] 圖13是根據(jù)第五實施例的時鐘控制電路的電路圖。
[0022] 圖14是方框圖，示出了根據(jù)第六實施例的電壓轉(zhuǎn)換電路的示意配置。
[0023] 圖15是電路圖，示出了第一電壓降低單元和第二電壓降低單元的內(nèi)部配置的范 例。
【具體實施方式】
[0024] 在下文中，將參考附圖描述實施例。
[0025] (第一實施例）
[0026] 圖1是方框圖，示出了根據(jù)第一實施例的電壓轉(zhuǎn)換電路1的示意配置。圖1中的 電壓轉(zhuǎn)換電路1是升高輸入電壓VIN的電壓升高電路。
[0027] 圖1中的電壓轉(zhuǎn)換電路1包括電壓升高單元2、輸入電壓檢測電路3、振蕩電路4、 時鐘控制電路5和輸出電壓檢測電路6。電壓升高單元2還具有第一電壓升高單元2-1、第 二電壓升高單元2-2和切換器7。
[0028] 第一電壓升高單元2-1升高輸入電壓VIN，以產(chǎn)生第一升高電壓。在第一電壓升高 單元2-1和第二電壓升高單元2-2之間連接切換器7。根據(jù)輸入電壓VIN的電壓電平，切換 器7在使用第一電壓升高單元2-1和第二電壓升高單元2-2二者以升高輸入電壓VIN，或者 僅使用第二電壓升高單元2-2以升高輸入電壓VIN之間切換。
[0029] 切換器7還可以被配置成在使用第一電壓升高單元2-1和第二電壓升高單元2-2 二者以升高輸入電壓VIN，或者僅使用第一電壓升高單元2-1以升高輸入電壓VIN之間切 換。在這種情況下，沒有像圖1中那樣具體示出了電壓升高單元2中的內(nèi)部布線布設(shè)，但是 會允許第一電壓升高單元2-1的輸出繞過第二電壓升高單元2-2。
[0030] 輸入電壓檢測電路3將輸入電壓VIN與預(yù)定參考電壓電平進行比較。滯后(用于 開關(guān)判斷的參考電平之間的差異)用于輸入電壓VIN和預(yù)定參考電壓的比較。即，基于比較 結(jié)果，出于控制切換器7切換的目的，預(yù)定參考電壓電平是不同的。在比較中應(yīng)用滯后的原 因是為了防止由于輸入電壓中噪聲的影響造成過于頻繁的切換。
[0031] 第一電壓升高單元2-1和第二電壓升高單元2-2與由時鐘控制電路5產(chǎn)生的時鐘 信號同步執(zhí)行電壓升高操作。時鐘控制電路5基于從振蕩電路4輸出的振蕩信號產(chǎn)生時鐘 信號。
[0032] 輸出電壓檢測電路6監(jiān)測電壓升高單元2的輸出電壓VCP并向時鐘控制電路5供 應(yīng)遮蔽信號MASK，該遮蔽信號表示輸出電壓VCP與預(yù)定上限電壓V high和下限電壓VlOT的比 較結(jié)果。時鐘控制電路5基于從輸出電壓檢測電路6輸出的遮蔽信號MASK對是否向電壓 升高單元2供應(yīng)時鐘信號進行切換。電壓寬度V hys是上限電壓Vhigh和下限電壓VlOT之間的 差，并且與滯后部分等價。通過這種方式，輸出電壓檢測電路6監(jiān)測輸出電壓VCP，并且用如 下解釋那樣應(yīng)用的滯后執(zhí)行電壓升高單元2的控制。
[0033] 圖2中將應(yīng)用滯后執(zhí)行的電壓升高單元的控制示為電壓升高單元2的輸出電壓 VCP、從時鐘控制電路5輸出的時鐘信號CLKp、從振蕩電路4輸出的遮蔽信號MASK和振蕩 信號CLK的信號波形圖。如圖2所示，如果電壓升高單元2的輸出電壓VCP等于上限電壓 Vhigh或更高，遮蔽信號MASK則處于低電平。當(dāng)遮蔽信號MASK處于低電平時，電壓升高單元 2的升高操作停止，并且輸出電壓VCP會逐漸降低。直到輸出電壓VCP等于或低于下限電 壓V1(W，遮蔽信號MASK才被切換成高電平。當(dāng)遮蔽信號MASK處于高電平時，電壓升高單元 2的升高操作重新開始。
[0034] 在遮蔽信號MASK處于低電平期間，時鐘控制電路5停止向電壓升高單元2供應(yīng)時 鐘信號CLK P。電壓升商單兀2內(nèi)部的第一電壓升商單兀2-1和第二電壓升商單兀2-2與時 鐘信號CLKP同步地執(zhí)行電壓升高操作，因此在沒有供應(yīng)時鐘信號CLK P時間段停止執(zhí)行電壓 升高操作。因此，在所述時間段逐漸降低輸出電壓VCP。
[0035] 通過這種方式，第一電壓升高單元2-1和第二電壓升高單元2-2使用輸出電壓檢 測電路6的反饋控制來間歇地執(zhí)行電壓升高操作，以便使輸出電壓VCP大致處于恒定電平。
[0036] 當(dāng)輸入電壓VIN低于某預(yù)定電壓電平(例如參考電壓V,efin或參考電壓V, efin減去 某預(yù)定電壓量)時，實施例的電壓升高單元2使用第一電壓升高單元2-1和第二電壓升高單 元2-2二者執(zhí)行電壓升高操作，并且如果輸入電壓VIN高于某預(yù)定電壓電平(例如參考電壓 VMfin或參考電壓VMfin加上某預(yù)定電壓量)，僅使用第二電壓升高單元2-2執(zhí)行電壓升高操 作?？梢曰冢?，標(biāo)稱輸入電壓電平和期望輸出電壓電平之間的差和/或關(guān)于功耗、電 壓輸出穩(wěn)定性等的參數(shù)選擇來設(shè)置預(yù)定電壓電平。因此，如果輸入電壓VIN最初遠(yuǎn)低于預(yù) 定電壓電平，那么有可能快速地將輸出電壓VCP設(shè)置成期望電壓。此外，如果輸入電壓VIN 和輸出電壓VCP之間的電壓差小，那么只有第二電壓升高單元2-2執(zhí)行電壓升高操作，而不 執(zhí)行任何過度的電壓升高操作，這可以減小功耗。
[0037] 圖3是電路圖，示出了第一電壓升高單元2-1和第二電壓升高單元2-2的內(nèi)部配 置的范例。圖3中的電路采用被稱為"Dickson型"的電壓升高電路系統(tǒng)。配置圖3中的電 路，使得在輸入輸入電壓VIN的輸入節(jié)點和輸出輸出電壓VCP的輸出節(jié)點之間串聯(lián)連接三 個晶體管M1、M2和M3,并且電容器C1和C2均分別連接到兩個相鄰的晶體管之間的連接節(jié) 點（即晶體管Ml和M2之間的nl和晶體管M2和M3之間的n3)。在這個范例中，向電容器 C1的另一側(cè)(沒有連接到連接節(jié)點的那側(cè))輸入時鐘信號CLK的反轉(zhuǎn)信號。向電容器C2的 另一側(cè)輸入與時鐘信號具有相同邏輯信號的信號。在一些實施例中，可以切換向電容器C1 和C2的另一側(cè)輸入的信號。
[0038] 通過這種方式，如果向電容器C1和C2的另一側(cè)輸入具有相互反轉(zhuǎn)邏輯的信號，那 么每當(dāng)信號通過從輸入側(cè)到輸出側(cè)串聯(lián)的晶體管Ml到M3時就執(zhí)行電壓升高操作。
[0039] 例如，當(dāng)電容器C1的另一側(cè)節(jié)點n0的電壓處于低電平時，在電容器C1中存儲電 荷，其對應(yīng)于比輸入電壓VIN低晶體管Ml的閾值電壓的電壓。然后，如果反轉(zhuǎn)時鐘信號CLK， 電容器C1的另一側(cè)節(jié)點n0的電壓則處于高電平，并且也通過電容器C1的另一側(cè)的高電平 電壓部分提高節(jié)點nl。此時，電容器C2的另一側(cè)節(jié)點n2處于低電平。因此，在電容器C2 中存儲電荷，其對應(yīng)于比電容器C1的一側(cè)電壓低晶體管M2的閾值電壓的電壓。然后，如果 反轉(zhuǎn)時鐘信號CLK，電容器C1的節(jié)點n0的電壓則處于低電平，并且電容器C2的節(jié)點n2處 于高電平。因此，通過另一側(cè)的高電平電壓部分提高電容器C2的節(jié)點n3。
[0040] 根據(jù)上述操作，與時鐘信號CLK的周期同步地執(zhí)行電壓升高操作。這假定時鐘信 號CLK的高電平電壓與輸入電壓VIN相同，并且如果將晶體管Ml至M3的閾值電壓設(shè)置成 VTH，那么晶體管Ml和M2的連接節(jié)點nl的電壓變成（VIN-VTH)，晶體管M2和M3的連接節(jié) 點n3的電壓變成2 X (VIN-VTH)，并且圖3中的電路的輸出電壓VD0變成3 X (VIN-VTH)。
[0041] 通過相應(yīng)晶體管Ml至M3用二極管相互連接的范例描述了圖3中的電路。不過， 相應(yīng)晶體管未必用二極管彼此連接。在這種情況下，如果將相應(yīng)晶體管的正向電壓設(shè)為VF， 那么圖3中電路的輸出電壓VD0變成3 X (VIN-VF)。
[0042] 圖3中的電路適用于第一電壓升高單元2-1和第二電壓升高單元2-2二者。不過， 如果晶體管的級數(shù)增加到多于圖3中的電路，有可能進一步增強電壓升高能力。通過這種 方式，在第一電壓升高單元2-1和第二電壓升高單元2-2中，晶體管的級數(shù)可以彼此不同。 當(dāng)輸入電壓VIN的電壓電平相對于某預(yù)定電壓電平低時，第一電壓升高單元2-1執(zhí)行電壓 升高操作。因此，為了快速執(zhí)行電壓升高操作，第一電壓升高單元2-1中的級數(shù)可以多于第 二電壓升高單元2-2中的級數(shù)。
[0043] 當(dāng)串聯(lián)連接圖3中的電路(其是電壓升高單元的單元配置）時，需要多少用于期望 的升高操作的晶體管，則可以包括多少晶體管（即，按照需要可以反復(fù)包括Ml和M2)。
[0044] 圖4是電路圖，其中將晶體管的級數(shù)增加到多于圖3的電路的晶體管的級數(shù)。圖4 不出了圖3中的多個晶體管Ml和M2彼此串聯(lián)的范例。圖4中標(biāo)記為"M3"的晶體管對應(yīng) 于圖4中示出的串聯(lián)晶體管陣列中的第二電路的重復(fù)晶體管Ml。
[0045] 將總共η (η是大于等于3的奇數(shù)）個晶體管Ml至Μη串聯(lián)到圖4中的電路，并將 電容器C1至Cn-Ι連接到相應(yīng)晶體管的連接節(jié)點。向奇數(shù)編號的電容器輸入反轉(zhuǎn)的時鐘信 號CLK，并且向偶數(shù)編號的電容器輸入與時鐘信號具有相同邏輯信號的信號。
[0046] 圖4中的電路適用于第一電壓升高單元2-1和第二電壓升高單元2-2二者。如 上所述，第一電壓升高單元2-1和第二電壓升高單元2-2中的晶體管的連接級數(shù)可以相互 不同。例如，如果第一電壓升高單元2-1中的晶體管的連接級是η個，第二電壓升高單元 2-2中的晶體管的連接級是m個，當(dāng)兩個電壓升高單元2都執(zhí)行電壓升高操作時，那么電壓 升高能力變成（n+m) X (VIN-VTH)或（n+m) X (VIN-VF)。此外，當(dāng)輸入電壓VIN高于預(yù)定 參考電平并且僅第二電壓升高單元2-2升高電壓時，電壓升高能力變成mX (VIN-VTH)或 mX (VIN-VF) 〇
[0047] 通過這種方式，在第一實施例中，電壓升高單元2被配置成包括第一電壓升高單 元2-1、第二電壓升高單元2-2和切換器7。根據(jù)輸入電壓VIN相對于預(yù)定參考電平的電壓 電平，切換器7對是否使用第一電壓升高單元2-1和第二電壓升高單元2-2二者執(zhí)行電壓 升高操作，或者僅使用第二電壓升高單元2-2執(zhí)行電壓升高操作進行切換。因此，當(dāng)輸入電 壓VIN相對于預(yù)定參考電平低時，能夠通過使用第一電壓升高單元2-1和第二電壓升高單 元2-2二者快速執(zhí)行電壓升高操作以減少電流消耗并執(zhí)行電壓升高操作，或者當(dāng)輸入電壓 VIN相對于預(yù)定參考電平高時，僅使用第二電壓升高單元2-2。
[0048] 如將要描述的，可以配置圖1中的電壓轉(zhuǎn)換電路1，使得降低而不是升高輸入電壓 VIN。此外，切換器等可以在升高或降低輸入電壓VIN的操作模式之間進行切換。因此，圖1 中的電壓轉(zhuǎn)換電路1可以至少包括對應(yīng)于第一電壓升高單元2-1的第一電壓轉(zhuǎn)換單元、對 應(yīng)于第二電壓升高單元2-2的第二電壓轉(zhuǎn)換單元和切換器7。第一電壓轉(zhuǎn)換單元和第二電 壓轉(zhuǎn)換單元升高或降低輸入DC電壓。根據(jù)輸入電壓VIN的電壓電平，切換器7對是否使用 第一電壓轉(zhuǎn)換單元和第二電壓轉(zhuǎn)換單元二者以用于電壓升高或降低操作，或者使用第一電 壓轉(zhuǎn)換單元和第二電壓轉(zhuǎn)換單元的任何一個以用于電壓升高或降低操作進行切換。
[0049] (第二實施例）
[0050] 在下文所述的第二實施例中，第一電壓升高單元2-1和第二電壓升高單元2-2被 配置成與第一實施例中的升高單元具有不同的電路配置。
[0051] 圖5是電路圖，示出了電壓升高單元2的單元電路配置，即所謂的交叉耦合型，其 適用于于第一電壓升高單元2-1和第二電壓升高單元2-2二者。圖5中的電路具有NM0S 晶體管Mina和Mlnb、PM0S晶體管Mlpa和Mlpb和電容器Cla和Clb。
[0052] NM0S晶體管Mina和PM0S晶體管Mlpa在輸入節(jié)點VCIN和輸出節(jié)點VC0UT之間 串聯(lián)連接。晶體管的柵極和電容器Clb的一端彼此共同連接(在節(jié)點n4處)，并且向電容器 Clb的另一端供應(yīng)時鐘信號CLK的反轉(zhuǎn)信號CLKy。
[0053] NM0S晶體管Mlnb和PM0S晶體管Mlpb在輸入節(jié)點VCIN和輸出節(jié)點VC0UT之間 串聯(lián)連接。晶體管的柵極和電容器Cla的一端彼此共同連接(在節(jié)點n5處)，并且向電容器 Cla的另一端供應(yīng)時鐘信號CLK的相同邏輯信號CLKX。
[0054] 例如，當(dāng)時鐘信號CLKX處于低電平時，時鐘信號CLKy則處于高電平。如果時鐘信 號CLK y處于高電平，則提高節(jié)點n4的電壓，NM0S晶體管Mina導(dǎo)通，PM0S晶體管Mlpa截止。 通過這種方式，輸入節(jié)點VCIN的電壓造成電荷被存儲于電容器Cla中。
[0055] 此時，時鐘信號CLKX處于低電平，降低了節(jié)點n5的電勢，NM0S晶體管Mlnb截止， PM0S晶體管Mlpb導(dǎo)通。通過這種方式，向輸出節(jié)點VC0UT輸出節(jié)點nl的電壓。
[0056] 此后，如果反轉(zhuǎn)時鐘信號CLK的邏輯，時鐘信號CLKX則處于高電平，并且CLK y處于 低電平。通過這種方式，提高了節(jié)點π5的電壓，NM0S晶體管Mlnb導(dǎo)通，并且PM0S晶體管 Mlpb截止。此外，降低了節(jié)點n4的電壓，NM0S晶體管Mina截止并且PM0S晶體管Mlpa導(dǎo) 通。通過這種方式，向輸出節(jié)點VC0UT輸出節(jié)點n5的電壓。
[0057] 于是，在圖5中的電路中，如果輸入電壓VCIN的電壓電平與時鐘信號CLK的高電 平電壓相同，輸出的電壓有可能是輸入電壓VCIN的電平的兩倍。由于諸如圖3中的電路的 晶體管的正向電壓VF或閾值電壓VTH，所以沒有電壓降，所以有可能進一步增強電壓升高 能力。
[0058] 因此，當(dāng)相對于某預(yù)定參考電平，輸入電壓VIN的電壓電平處于低電平時，如果使 用圖5中的電路而不是圖3中的電路執(zhí)行電壓升高操作，那么有可能快速提高輸出電壓的 電壓電平。因此，可以將第一電壓升高單元2-1配置成具有圖5中的電路。另一方面，如果 輸入電壓VIN的電壓電平和期望輸出電壓電平之間的差異小，由于不需要高的電壓升高能 力，所以可以將第二電壓升高單元2-2配置成具有圖3中的設(shè)計更簡單的電路。因此，在一 些實施例中，將第二電壓升高單元2-2配置成具有圖3中的電路。
[0059] 如果圖5中示出的多個電路是彼此串聯(lián)連接的，則有可能調(diào)整電壓升高能力。圖 6示出了圖5中的η (其中η是大于等于1的整數(shù)）個電路彼此串聯(lián)連接的電路?？梢詫?第一電壓升高單元2-1和第二電壓升高單元2-2都配置成具有圖6中示出的電路，但是可 以具有相互不同的級數(shù)。例如，如果第一電壓升高單元2-1具有η級（η是大于等于1的整 數(shù))，第二電壓升高單元2-2具有m級（m是大于等于1的整數(shù))，那么不要求m等于η。如果 第一電壓升高單元2-1和第二電壓升高單元2-2都執(zhí)行電壓升高操作，電壓升高能力則變 成（n+m+1) X VIN。如果相對于某預(yù)定參考電平，輸入電壓VIN的電壓電平高，并且因此僅第 二電壓升高單元2-2執(zhí)行電壓升高操作，電壓升高能力則變成（m+1) XVIN。
[0060] 通過這種方式，在第二實施例中，將第一電壓升高單元2-1和第二電壓升高單元 2-2中的至少一個配置成具有交叉耦合型的電路系統(tǒng)，該系統(tǒng)比Dickson型具有更高的電 壓升高能力。因此，能夠使用較少的級來有效地升高輸入電壓VIN。此外，如果與第一實施 例相似，提供切換器7,那么可以根據(jù)輸入電壓VIN的電壓電平升高電壓升高能力，這既使 得能夠使用兩個電壓升高單元執(zhí)行快速電壓升高操作，又使得在VIN接近期望輸出電壓電 平時，僅通過使用單個電壓升高單元來減小功耗。
[0061] (第三實施例）
[0062] 可以結(jié)合第一或第二實施例提供下文所述的第三實施例。
[0063] 圖7是電路圖，示出了在第一實施例和第二實施例中描述的輸入電壓檢測電路3 的內(nèi)部配置的范例。圖7中的輸入電壓檢測電路3具有比較器11，所述比較器11比較輸 入電壓VIN和參考電壓V Mfin，并且輸出表示比較結(jié)果的信號SWCP。在從比較器11輸出的 信號SWCP中，根據(jù)輸入電壓VIN高于參考電壓V rafin的情況或輸入電壓VIN低于參考電壓 VMfin的情況改變信號邏輯。例如，如果輸入電壓VIN高于參考電壓VMfin，信號SWCP則處于 高電平，并且如果輸入電壓VIN等于或低于參考電壓V Mfin，信號SWCP則處于低電平。
[0064] 輸入電壓檢測電路3的輸出信號SWCP用于控制切換器7。例如，當(dāng)輸出信號SWPC 處于高電平時，切換器7進行切換操作，使得僅第二電壓升高單元2-2執(zhí)行電壓升高操作， 并且當(dāng)輸出信號SWCP處于低電平時，進行切換操作，使得第一電壓升高單元2-1和第二電 壓升高單元2-2二者都執(zhí)行電壓升高操作。
[0065] 此外，輸入電壓檢測電路3應(yīng)用滯后來切換輸出信號SWCP的邏輯。例如，如果輸 入電壓VIN變得高于參考電壓V Mfin并且輸出信號SWCP變成高電平，那么如果輸入電壓VIN 沒有變得比參考電壓VMfin低預(yù)定電壓Vhys2，輸入電壓檢測電路3則不會將輸出信號SWCP切 換成低電平。通過這種方式，即使由于噪聲等造成輸入電壓VIN的電壓電平細(xì)微波動，輸出 信號SWCP的信號邏輯也不必響應(yīng)于此而頻繁切換，由此增強了噪聲容限。
[0066] 圖8是電路圖，示出了第一和第二實施例中描述的輸出電壓檢測電路6的內(nèi)部配 置的范例。圖8中的輸出電壓檢測電路6具有比較器12,所述比較器12比較電壓升高單 元2的輸出電壓VCP和參考電壓V Mfc;p，并且輸出表示比較結(jié)果的信號MASK。在從比較器12 輸出的信號MASK中，信號邏輯根據(jù)輸出電壓VCP高于參考電壓V Mfep的情況和輸出電壓VCP 低于參考電壓V,efep的情況改變值。例如，如果輸出電壓VCP高于參考電壓V,efep，信號MASK 則處于低電平，如果輸出電壓VCP等于或低于參考電壓VMfc;p，信號MASK則處于高電平。
[0067] 向時鐘控制電路5輸入輸出電壓檢測電路6的輸出信號MASK，以用于確定是否向 電壓升高單元2供應(yīng)時鐘信號。即，如圖2中所示，如果信號MASK處于低電平，則停止向電 壓升商單兀2供應(yīng)時鐘信號，電壓升商單兀2不執(zhí)行電壓升商操作。這導(dǎo)致輸出電壓VCP 逐漸降低。
[0068] 輸出電壓檢測電路6應(yīng)用滯后來產(chǎn)生信號MASK。例如，當(dāng)輸出電壓VCP高于參考 電壓V Mfep時，信號MASK則處于低電平，當(dāng)輸出電壓VCP比參考電壓VMfep低一電壓Vhys，或 更低時，信號MASK則處于高電平。因此，即使由于噪聲等造成輸出電壓VCP的電壓電平波 動，也不頻繁切換信號MASK的信號邏輯，由此穩(wěn)定了電壓升高單元2的操作。
[0069] 圖9是電路圖，示出了第一和第二實施例中描述的時鐘控制電路5的內(nèi)部配置的 范例。圖9中的時鐘控制電路5包括與門13。與門13產(chǎn)生從振蕩電路4的輸出端中輸出 的時鐘信號CLK和信號MASK的邏輯共軛。即，在信號MASK處于高電平期間，與門13輸出 時鐘信號CLK，當(dāng)信號MASK處于低電平時停止輸出時鐘信號CLK。
[0070] 通過這種方式，通過提供輸入電壓檢測電路3,能夠根據(jù)輸入電壓VIN的電壓電平 打開或關(guān)閉升高單元2的電壓升高能力。此外，通過提供輸出電壓檢測電路6和時鐘控制電 路5,能夠控制是否向電壓升高單元2供應(yīng)時鐘信號，使得電壓升高單元2的輸出電壓VCP 可以是恒定的。
[0071](第四實施例）
[0072] 在下文所述的第四實施例中，增加了電壓升高單元2的連接級數(shù)。
[0073] 圖10是方框圖，示出了根據(jù)第四實施例的電壓轉(zhuǎn)換電路1的示意配置。圖10中 的電壓轉(zhuǎn)換電路1是電壓升高電路，包括η級（η是大于等于2的整數(shù)）電壓升高單元2-1 至2-η，以及對是否使用每一個電壓升高單元2執(zhí)行電壓升高操作進行切換的切換器7-1至 7-n-l。
[0074] 在η級電壓升高單元2-2至2-n中的兩個相鄰電壓升高單元之間連接了對應(yīng)的切 換器。切換器7-1至7-n-l中的每個對是否向之后的電壓升高單元2輸入前面緊相連的電 壓升高單元2的輸出電壓，或者是否向之后的電壓升高單元2輸入前面緊相連的電壓升高 單元2的輸入電壓VIN進行切換。
[0075] 輸入電壓檢測電路3單獨進行切換器7-1至7-n-l中的每個的切換控制，即輸入 電壓檢測電路3可以獨立切換每個切換器。因此，輸入電壓檢測電路3可以任意設(shè)置是否 使用除最后一級電壓升高單元2-n之外的所有電壓升高單元2-1至2-n-l執(zhí)行電壓升高操 作。
[0076] 向所有的電壓升高單元2-1至2-n供應(yīng)時鐘控制電路5的輸出信號CLKp。因此， 在所有的電壓升高單元2-1至2-n中，僅當(dāng)信號MASK處于高電平時供應(yīng)時鐘信號。
[0077] 通過這種方式，在圖10中的電壓升高電路中，提供η級電壓升高單元2-1至2-n， 并且輸入電壓檢測電路3根據(jù)輸入電壓VIN的電壓電平來控制是否使用電壓升高單元2-1 至2-n中的每個執(zhí)行電壓升高操作。因此，級數(shù)多于第一和第二實施例的級數(shù)，從而可以更 精細(xì)地調(diào)節(jié)電壓升高能力。
[0078] (第五實施例）
[0079] 在下文將要描述的第五實施例中，沒有向未用于電壓升高操作的電壓升高單元供 應(yīng)時鐘信號。
[0080] 圖11是方框圖，示出了根據(jù)第五實施例的電壓轉(zhuǎn)換電路1的示意配置。圖11中 的電壓轉(zhuǎn)換電路1具有與圖10不同的時鐘控制電路5的處理操作。向圖11中的時鐘控制 電路5不僅輸入輸出電壓檢測電路6的輸出信號MASK,而且輸入輸入電壓檢測電路3的輸 出信號SWCP。然后，時鐘控制電路5對是否基于信號MASK和SWCP二者向η級電壓升高單 元2-1至2-η中的每個供應(yīng)時鐘信號CLK P進行切換。
[0081] 通過這種方式，通過切換器7-1至7-n-l的操作，不向未用于電壓升高操作的電 壓升高單元供應(yīng)時鐘信號，并且未用于電壓升高操作的電壓升高單元本身停止電壓升高操 作。因此，可以減小功耗。
[0082] 圖12示出了第四和第五實施例中的輸入電壓檢測電路3的范例配置。圖12中的 輸入電壓檢測電路3是具有圖7中示出的配置的比較器11的陣列。圖12中的比較器11 與電壓升高單元2-η中的級數(shù)(例如，n，其中η是大于2的整數(shù))一樣多。每一個比較器11 輸出信號SWCPi至SWCPm，這些信號表示輸入電壓VIN與對應(yīng)的參考電壓V Mfinl至 進行比較的結(jié)果。
[0083] 類似地，第四和第五實施例中的輸出電壓檢測電路6也是具有圖8所示配置的比 較器12的陣列。比較器12與電壓升高單元2-η的級數(shù)(例如，n，其中η是大于2的整數(shù)） 一樣多。
[0084] 此外，第四和第五實施例中的時鐘控制電路5被配置成例如如圖13所示那樣。圖 13中的時鐘控制電路5是圖9所示的與門13的陣列。與門13與電壓升高單元2-η中的級 數(shù)(例如，η,其中η是大于2的整數(shù)）一樣多。每個與門13輸出根據(jù)來自振蕩電路4的輸 出（信號CLK)的邏輯共軛的時鐘信號CLK pn、輸出電壓檢測電路6的輸出信號MASK和輸入 電壓檢測電路3的輸出信號SWCPi至SWCPn_ lt)
[0085] (第六實施例）
[0086] 在第六實施例中，提供了執(zhí)行電壓降低操作而不是電壓升高操作的電壓降低電 路。
[0087] 在上述的第一至第五實施例中，描述了電壓升高電路作為電壓轉(zhuǎn)換電路1的具體 范例。不過，電壓轉(zhuǎn)換電路1可以是電壓降低電路。
[0088] 圖14是方框圖，示出了根據(jù)第六實施例的電壓轉(zhuǎn)換電路1的示意配置。圖14中 的電壓轉(zhuǎn)換電路1是降低輸入電壓VIN的電壓電平并輸出結(jié)果的電壓降低電路。
[0089] 除了在其中提供電壓降低單元21而不是圖1中的電壓升高單元2之外，圖14中 的電壓轉(zhuǎn)換電路1與圖1中的電壓轉(zhuǎn)換電路1具有相同的內(nèi)部配置。
[0090] 圖14中的電壓降低單元21包括第一電壓降低單元22、第二電壓降低單元23和切 換器7。電壓降低單元21通過切換器7的切換，使用第一電壓降低單元22和第二電壓降低 單元23二者執(zhí)行電壓降低操作，或者僅使用第二電壓降低單元23執(zhí)行電壓降低操作。更 具體而言，當(dāng)輸入電壓VIN遠(yuǎn)高于預(yù)定參考電平(可以對應(yīng)于期望輸出電壓電平)時，電壓降 低單元21使用第一電壓降低單元22和第二電壓降低單元23二者執(zhí)行電壓降低操作，以快 速降低電壓電平。此外，當(dāng)輸入電壓VIN和期望輸出電壓之間的電壓差小時，電壓降低單元 21僅使用第二電壓降低單元23執(zhí)行電壓降低操作，以便不會不必要地降低輸出電壓。
[0091] 為了執(zhí)行這樣的控制，輸入電壓檢測電路3檢測輸入電壓VIN是否等于或高于參 考電壓(預(yù)定參考電平)。當(dāng)輸入電壓VIN等于或高于參考電壓時，信號SWCP則例如處于高 電平，并且切換器7令第一電壓降低單元22和第二電壓降低單元23二者都對輸入電壓VIN 執(zhí)行電壓降低操作。此外，當(dāng)輸入電壓VIN低于參考電壓時，信號SWCP則處于低電平，并且 切換器7僅令第二電壓降低單元23對輸入電壓VIN執(zhí)行電壓降低操作。
[0092] 圖15是電路圖，示出了第一電壓降低單元22和第二電壓降低單元23的內(nèi)部配置 的范例。圖15中的電路包括在地節(jié)點GND和輸出節(jié)點VD0之間串聯(lián)連接的晶體管Ml至 M3、電容器C1和電容器C2,電容器C1的一端連接到晶體管Ml和M2的連接節(jié)點（nl)，使得 向其另一端輸入時鐘信號CLK的反轉(zhuǎn)信號，電容器C2的一端連接到晶體管M2和M3的連接 節(jié)點U3)，以使得能夠向其另一端輸入與時鐘信號CLK的邏輯相同的信號。
[0093] 當(dāng)節(jié)點n0的電壓從高電平變成低電平時，節(jié)點nl的電壓則被降低到負(fù)電壓。此 時，節(jié)點n2處于高電平，并且通過晶體管M2對電容器C2充電。此后，當(dāng)反轉(zhuǎn)時鐘信號CLK 時，節(jié)點n2處于低電平，節(jié)點n3的電壓也被降低到負(fù)電壓。通過上述操作，圖15中電路的 輸出電壓VD0是負(fù)電壓。
[0094] 通過這種方式，在第六實施例中，電壓降低單元21被配置成具有第一電壓降低單 元22、第二電壓降低單元23和切換器7。根據(jù)輸入電壓VIN的電壓電平，切換器7對是否 使用第一電壓降低單元22和第二電壓降低單元23二者執(zhí)行電壓降低操作，或者僅使用第 二電壓降低單元23執(zhí)行電壓降低操作進行切換。因此，在輸入電壓VIN顯著高于期望輸出 電壓期間，可以使用第一電壓降低單元22和第二電壓降低單元23二者快速執(zhí)行電壓降低 操作，當(dāng)輸入電壓VIN接近期望輸出電壓時，可以僅使用第二電壓降低單元23執(zhí)行電壓降 低操作，同時減少電流消耗。
[0095] 切換器7可以對是否使用第一電壓降低單元22和第二電壓降低單元23二者執(zhí)行 電壓降低操作，或者僅使用第一電壓降低單元22執(zhí)行電壓降低操作進行切換。
[0096] 根據(jù)上述第一至第六實施例的電壓轉(zhuǎn)換電路可以用于切換控制電路，在開關(guān)晶體 管（NM0S晶體管或PM0S晶體管）的0N和OFF之間切換。在這種情況下，當(dāng)電壓升高電路 被用作電壓轉(zhuǎn)換電路時，由切換控制信號生成單元產(chǎn)生通過使用電壓升高電路的輸出電壓 VCP控制NM0S晶體管柵極的切換控制信號。此外，當(dāng)電壓降低電路被用作電壓轉(zhuǎn)換電路時， 由切換控制信號生成單元產(chǎn)生通過使用電壓降低電路的輸出電壓VCP控制PM0S晶體管柵 極的切換控制信號。
[〇〇97] 盡管已經(jīng)描述了某些實施例，但這些實施例僅僅是通過舉例呈現(xiàn)的，并非意在限 制公開的范圍。實際上，可以通過多種其他形式實現(xiàn)這里描述的實施例；此外，可以對本文 所述實施例的形式作出各種省略、替換和變化而不脫離本發(fā)明的精神。所附權(quán)利要求及其 等價要件意在覆蓋會落在公開范圍和精神之內(nèi)的這種形式或修改。
【權(quán)利要求】
1. 一種電壓轉(zhuǎn)換電路，包括： 第一電壓轉(zhuǎn)換單元，其被配置成接收第一電平的直流（DC)電壓，并且通過升高或降低 所述第一電平的直流電壓來輸出第二電平的直流電壓； 第二電壓轉(zhuǎn)換單元，其被配置成接收第三電平的直流電壓，并且通過升高或降低所述 第三電平的直流電壓來輸出第四電平的直流電壓；以及 切換器，其被配置成在使用所述第一電壓轉(zhuǎn)換單元和所述第二電壓轉(zhuǎn)換單元之一產(chǎn)生 輸出電壓與使用所述第一電壓轉(zhuǎn)換單元和所述第二電壓轉(zhuǎn)換單元二者產(chǎn)生輸出電壓之間 進行切換。
2. 根據(jù)權(quán)利要求1所述的電壓轉(zhuǎn)換電路，其中所述切換器被配置成，在使用所述第二 電壓轉(zhuǎn)換單元而不是所述第一電壓轉(zhuǎn)換單元產(chǎn)生所述輸出電壓時，向所述第二電壓轉(zhuǎn)換單 元輸入所述第一電平的直流電壓作為所述第三電平的直流電壓。
3. 根據(jù)權(quán)利要求1所述的電壓轉(zhuǎn)換電路，其中所述切換器被配置成，在使用所述第一 電壓轉(zhuǎn)換單元而不是所述第二電壓轉(zhuǎn)換單元產(chǎn)生所述輸出電壓時，輸出所述第二電平的直 流電壓作為所述輸出電壓。
4. 根據(jù)權(quán)利要求1所述的電壓轉(zhuǎn)換電路，其中所述切換器被配置成，在使用所述第一 電壓轉(zhuǎn)換單元和所述第二電壓轉(zhuǎn)換單元二者產(chǎn)生所述輸出電壓時，從所述第一電壓轉(zhuǎn)換單 元向所述第二轉(zhuǎn)換電壓轉(zhuǎn)換輸入所述第二電平的直流電壓作為所述第三電平的直流電壓。
5. 根據(jù)權(quán)利要求1所述的電壓轉(zhuǎn)換電路，其中所述第一電壓轉(zhuǎn)換單元和所述第二電壓 轉(zhuǎn)換單元是升壓電路。
6. 根據(jù)權(quán)利要求5所述的電壓轉(zhuǎn)換電路，其中所述第一電壓轉(zhuǎn)換單元和所述第二電壓 轉(zhuǎn)換單元是Dickson型升壓電路。
7. 根據(jù)權(quán)利要求1所述的電壓轉(zhuǎn)換電路，其中所述第一電壓轉(zhuǎn)換單元包括交叉耦合型 電壓升商單兀。
8. 根據(jù)權(quán)利要求1所述的電壓轉(zhuǎn)換電路，還包括： 輸入電壓檢測電路，其被配置成將輸入電壓電平與預(yù)定參考電壓電平進行比較，并且 根據(jù)所述輸入電壓與所述預(yù)定參考電壓電平的比較，來控制所述切換器在使用所述第一轉(zhuǎn) 換單元和所述第二轉(zhuǎn)換單元之一而非另一個，與使用所述第一轉(zhuǎn)換單元和所述第二轉(zhuǎn)換單 元二者之間進行切換。
9. 根據(jù)權(quán)利要求8所述的電壓轉(zhuǎn)換電路，其中所述第一電壓轉(zhuǎn)換單元和所述第二電壓 轉(zhuǎn)換單元是升壓電路，所述輸入電壓檢測電路被配置成控制所述切換器：在所述輸入電壓 電平處于所述預(yù)定參考電壓電平時使用所述第一電壓轉(zhuǎn)換單元和所述第二電壓轉(zhuǎn)換單元 二者；以及在所述輸入電壓電平處于或高于所述預(yù)定參考電壓電平時，使用所述第一電壓 轉(zhuǎn)換單元和所述第二電壓轉(zhuǎn)換單元之一而非另一個。
10. 根據(jù)權(quán)利要求1所述的電壓轉(zhuǎn)換電路，還包括： 輸出電壓檢測電路，其被配置成比較所述輸出電壓與預(yù)定輸出參考電壓，并且根據(jù)所 述比較控制所述第一電壓轉(zhuǎn)換單元和所述第二電壓轉(zhuǎn)換單元，使得在所述輸出電壓超過所 述預(yù)定輸出參考電壓時停止所述第一電壓轉(zhuǎn)換單元和所述第二電壓轉(zhuǎn)換單元的升高處理 操作。
11. 根據(jù)權(quán)利要求10所述的電壓轉(zhuǎn)換電路，其中所述預(yù)定輸出參考電壓是期望輸出電 壓，向所述期望輸出電壓增加了滯后量。
12. 根據(jù)權(quán)利要求1所述的電壓轉(zhuǎn)換電路，還包括： 時鐘控制電路，其被配置成向所述第一電壓轉(zhuǎn)換單元和所述第二電壓轉(zhuǎn)換單元供應(yīng)時 鐘信號，其中所述第一電壓轉(zhuǎn)換單元和所述第二電壓轉(zhuǎn)換單元與所述時鐘信號同步地執(zhí)行 電壓轉(zhuǎn)換操作。
13. 根據(jù)權(quán)利要求12所述的電壓轉(zhuǎn)換電路，其中所述時鐘信號具有高邏輯電壓電平， 所述高邏輯電壓電平具有等于所述第一電平的直流電壓的電平。
14. 一種電壓轉(zhuǎn)換電路，包括： 第一電壓轉(zhuǎn)換單元，其被配置成接收第一電平的直流（DC)電壓，并且通過升高或降低 所述第一電平的直流電壓來輸出第二電平的直流電壓； 第二電壓轉(zhuǎn)換單元，其被配置成接收第三電平的直流電壓，并且通過升高或降低所述 第三電平的直流電壓來輸出第四電平的直流電壓； 切換器，其被配置成在使用所述第一電壓轉(zhuǎn)換單元和所述第二電壓轉(zhuǎn)換單元之一產(chǎn)生 輸出電壓或使用所述第一電壓轉(zhuǎn)換單元和所述第二電壓轉(zhuǎn)換單元二者產(chǎn)生輸出電壓之間 進行切換； 輸入電壓檢測電路，其被配置成將輸入電壓電平與預(yù)定參考電壓電平進行比較，并且 根據(jù)所述輸入電壓與所述預(yù)定參考電壓電平的比較，來控制所述切換器在使用所述第一轉(zhuǎn) 換單元和所述第二轉(zhuǎn)換單元之一而非另一個，與使用所述第一轉(zhuǎn)換單元和所述第二轉(zhuǎn)換單 元二者之間進行切換；以及 輸出電壓檢測電路，其被配置成比較所述輸出電壓與預(yù)定輸出參考電壓，并且根據(jù)所 述比較控制所述第一電壓轉(zhuǎn)換單元和所述第二電壓轉(zhuǎn)換單元，使得在所述輸出電壓超過所 述預(yù)定輸出參考電壓時停止所述第一電壓轉(zhuǎn)換單元和所述第二電壓轉(zhuǎn)換單元的操作。
15. 根據(jù)權(quán)利要求14所述的電壓轉(zhuǎn)換電路，還包括： 時鐘控制電路，其被配置成向所述第一和第二電壓轉(zhuǎn)換電路供應(yīng)時鐘信號。
16. 根據(jù)權(quán)利要求15所述的電壓轉(zhuǎn)換電路，其中所述輸出電壓檢測電路向所述時鐘控 制電路輸出信號，所述信號使所述時鐘控制電路在所述輸出電壓超過所述預(yù)定輸出參考電 壓時不向所述第一和第二電壓轉(zhuǎn)換電路供應(yīng)所述時鐘信號。
17. 根據(jù)權(quán)利要求15所述的電壓轉(zhuǎn)換電路，其中所述時鐘控制電路被配置成根據(jù)來自 所述輸入電壓檢測電路的信號，向所述第一電壓轉(zhuǎn)換單元而不向所述第二電壓轉(zhuǎn)換單元供 應(yīng)所述時鐘信號。
18. -種電壓轉(zhuǎn)換電路，包括： 串聯(lián)連接于輸入電壓端子和輸出電壓端子之間的多個電壓轉(zhuǎn)換單元，每個轉(zhuǎn)換單元都 被配置成接收第一電平的直流（DC)電壓并且通過升高或降低所述第一電平的直流電壓來 輸出第二電平的直流電壓；以及 多個切換器，在每對相鄰的電壓轉(zhuǎn)換單元之間連接一個切換器，所述一個切換器被配 置成切換相鄰的電壓轉(zhuǎn)換單元之間的連接，使得將第一電壓轉(zhuǎn)換單元輸出的直流電壓輸入 到第二或第三轉(zhuǎn)換單元或輸出到所述輸出電壓端子。
19. 根據(jù)權(quán)利要求18所述的電壓轉(zhuǎn)換電路，其中所述電壓轉(zhuǎn)換單元是降壓轉(zhuǎn)換單元。
20. 根據(jù)權(quán)利要求18所述的電壓轉(zhuǎn)換電路，還包括： 輸入電壓檢測電路，其被配置成對輸入電壓電平與預(yù)定參考電壓電平進行比較，并且 基于所述比較來單獨地控制所述多個切換器中的每個切換器。
【文檔編號】H02M3/155GK104065263SQ201310409293
【公開日】2014年9月24日 申請日期:2013年9月10日 優(yōu)先權(quán)日:2013年3月22日
【發(fā)明者】勝俁真臣 申請人:株式會社東芝