一種雙dsp高速靜止無(wú)功發(fā)生裝置制造方法
【專利摘要】本發(fā)明提供了一種雙DSP高速靜止無(wú)功發(fā)生裝置，包括電流電壓信號(hào)采集模塊、FPGA芯片、第一DSP芯片、第二DSP芯片、變流模塊及并網(wǎng)接入模塊。所述FPGA芯片讀取電流電壓信號(hào)采集模塊采集到的電網(wǎng)的電流電壓信號(hào)輸出給所述第一DSP芯片，第一DSP芯片分析出電網(wǎng)無(wú)功電流信號(hào)、諧波信號(hào)、不平衡電流信號(hào)并形成與這些信號(hào)電流方向相反的指令電流信號(hào)輸出給所述第二DSP芯片，第二DSP芯片根據(jù)指令電流信號(hào)計(jì)算出PWM信號(hào)的占空比并輸出給FPGA芯片，F(xiàn)PGA芯片調(diào)制出PWM信號(hào)輸出到所述變流模塊，變流模塊根據(jù)PWM信號(hào)形成和電網(wǎng)諧波電流大小相等，方向相反的補(bǔ)償電流，經(jīng)并網(wǎng)接入模塊注入到電網(wǎng)。該裝置具有調(diào)節(jié)速度快、運(yùn)行范圍寬、實(shí)現(xiàn)感性和容性的雙向補(bǔ)償，連續(xù)平滑補(bǔ)償優(yōu)點(diǎn)。
【專利說(shuō)明】一種雙DSP高速靜止無(wú)功發(fā)生裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電力設(shè)備無(wú)功補(bǔ)償【技術(shù)領(lǐng)域】，特別是涉及一種雙DSP高速靜止無(wú)功發(fā)生盤(pán)習(xí)
目.0
【背景技術(shù)】
[0002]隨著國(guó)民經(jīng)濟(jì)的快速發(fā)展，電力電子產(chǎn)品大量用于現(xiàn)代工業(yè)控制領(lǐng)域，對(duì)電能質(zhì)量的要求也越來(lái)越高，其中最突出的是電壓質(zhì)量和諧波質(zhì)量的問(wèn)題。對(duì)于電壓質(zhì)量，主要是電壓幅值不符合電能質(zhì)量要求，即由于無(wú)功調(diào)節(jié)的不利導(dǎo)致。由于電網(wǎng)無(wú)功補(bǔ)償不足，電網(wǎng)在小負(fù)荷運(yùn)行下因無(wú)功過(guò)剩的影響導(dǎo)致電網(wǎng)電壓上揚(yáng)，需斷開(kāi)一些傳輸距離長(zhǎng)又近似空載運(yùn)行的線路或者安裝電抗器來(lái)避免裝置電壓過(guò)分偏高，當(dāng)負(fù)荷水平上升時(shí)，導(dǎo)致電網(wǎng)電壓偏低。電網(wǎng)中無(wú)功功率的傳輸不但會(huì)產(chǎn)生很大的有功損耗，而且沿傳輸途徑還會(huì)產(chǎn)生很大的電壓降落，同時(shí)使視在功率增大，這將對(duì)裝置產(chǎn)生一系列負(fù)面影響，如增加設(shè)備容量，線路損耗，功率因數(shù)降低等等。
[0003]目前，晶閘管投切電容器TSC具有成本低、可靠性較高等優(yōu)點(diǎn)，在電力裝置中得到了廣泛應(yīng)用，但是晶閘管投切電容器TSC存在分級(jí)調(diào)節(jié)、連續(xù)可控性差、不能實(shí)現(xiàn)連續(xù)平滑補(bǔ)償?shù)热秉c(diǎn)?，F(xiàn)有技術(shù)中的無(wú)功補(bǔ)償裝置自身產(chǎn)生的高頻載波也會(huì)回饋電網(wǎng)造成二次污染，而且容易過(guò)補(bǔ)償，因此現(xiàn)有技術(shù)很難滿足現(xiàn)代電網(wǎng)對(duì)無(wú)功補(bǔ)償技術(shù)提出的新要求。
【發(fā)明內(nèi)容】
[0004]本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的不足，提供一種調(diào)節(jié)速度快、運(yùn)行范圍寬、可實(shí)現(xiàn)感性和容性的雙向補(bǔ)償，連續(xù)平滑補(bǔ)償，自動(dòng)合理限制補(bǔ)償電流的雙DSP高速靜止無(wú)功發(fā)生裝置。
[0005]本發(fā)明是這樣實(shí)現(xiàn)的:一種雙DSP高速靜止無(wú)功發(fā)生裝置，與電網(wǎng)電性連接，其特征在于，包括電流電壓信號(hào)采集模塊、FPGA芯片、第一 DSP芯片、第二 DSP芯片、變流模塊及并網(wǎng)接入模塊；
[0006]所述電流電壓信號(hào)采集模塊輸出端電性連接所述FPGA芯片輸入端，所述FPGA芯片的輸出端分別電性連接所述第一 DSP芯片的輸入端以及所述第二 DSP芯片的輸入端，所述第一 DSP芯片的數(shù)據(jù)交換端口和所述第二 DSP芯片的數(shù)據(jù)交換端口電性連接，所述FPGA芯片用于讀取所述電流電壓信號(hào)采集模塊采集到的電網(wǎng)中的電流信號(hào)及電壓信號(hào)并將所述電流信號(hào)及所述電壓信號(hào)輸出給所述第一 DSP芯片，所述第一 DSP芯片用于分析所述電網(wǎng)的無(wú)功電流信號(hào)、諧波信號(hào)、不平衡電流信號(hào)并形成指令電流信號(hào)并輸出所述第二 DSP芯片，所述指令電流信號(hào)的電流方向與所述電網(wǎng)的無(wú)功電流信號(hào)、諧波電流、不平衡電流信號(hào)的電流方向相反，所述第二 DSP芯片用于根據(jù)所述指令電流信號(hào)并結(jié)合PI調(diào)節(jié)的電壓環(huán)控制算法和無(wú)差拍的電流環(huán)控制算法計(jì)算出PWM信號(hào)的占空比并將所述PWM信號(hào)的占空比輸出給所述FPGA芯片，所述FPGA芯片用于根據(jù)所述PWM信號(hào)的占空比調(diào)制出PWM信號(hào)并輸出到所述變流模塊，所述變流模塊用于根據(jù)PWM信號(hào)形成一個(gè)和諧波電流大小相等，方向相反的補(bǔ)償電流，所述并網(wǎng)接入模塊用于將所述補(bǔ)償電流注入到所述電網(wǎng)中。
[0007]進(jìn)一步地，還包括并網(wǎng)電流采集模塊以及裝置運(yùn)行狀態(tài)采集模塊；
[0008]所述并網(wǎng)電流采集模塊用于采集所述并網(wǎng)接入模塊輸出的補(bǔ)償電流信號(hào)，并將所述補(bǔ)償電流信號(hào)輸出到所述FPGA芯片，所述FPGA芯片將所述補(bǔ)償電流信號(hào)與所述指令電流信號(hào)進(jìn)行相位比較，并執(zhí)行鎖相環(huán)計(jì)算，所述FPGA芯片根據(jù)計(jì)算結(jié)果對(duì)所述PWM信號(hào)進(jìn)行調(diào)節(jié)，使輸出的補(bǔ)償電流具有正確的相位；所述裝置運(yùn)行狀態(tài)采集模塊用于采集所述裝置的運(yùn)行狀態(tài)信號(hào)，并將所述運(yùn)行狀態(tài)信號(hào)反饋給所述FPGA芯片，所述FPGA芯片根據(jù)所述運(yùn)行狀態(tài)信號(hào)作出相應(yīng)的控制動(dòng)作。
[0009]進(jìn)一步地，所述電流電壓信號(hào)采集模塊包括電流互感器、電壓互感器，運(yùn)算放大器，AD米集模塊；
[0010]所述運(yùn)算放大器與所述電壓互感器共同組成了信號(hào)調(diào)理模塊，所述電流互感器對(duì)電網(wǎng)電流信號(hào)進(jìn)行檢測(cè)，并將電網(wǎng)的電流信號(hào)轉(zhuǎn)為小電壓信號(hào)輸入所述運(yùn)算放大器進(jìn)行放大轉(zhuǎn)換成與所述AD采集模塊相匹配的電壓信號(hào)并輸出給所述AD采集模塊，同時(shí)所述電壓互感器將電網(wǎng)電壓信號(hào)轉(zhuǎn)為與所述AD采集模塊相匹配的電壓信號(hào)并輸出給所述AD采集模塊，所述AD采集模塊將采樣到的信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換后實(shí)時(shí)發(fā)送給所述FPGA芯片。
[0011 ] 進(jìn)一步地，所述變流模塊包括IGBT驅(qū)動(dòng)單元、電性連接于所述IGBT驅(qū)動(dòng)單元輸出端的IGBT開(kāi)關(guān)單元，所述IGBT驅(qū)動(dòng)單元包括與非門(mén)電路、IGBT驅(qū)動(dòng)芯片以及隔離變壓器，所述與非門(mén)電路的輸入端與所述FPGA芯片的輸出端連接，用于接收所述FPGA芯片調(diào)制出的PWM信號(hào)，所述PWM信號(hào)經(jīng)所述與非門(mén)電路整形輸出后進(jìn)入所述IGBT驅(qū)動(dòng)芯片形成用于驅(qū)動(dòng)所述IGBT開(kāi)關(guān)單元的驅(qū)動(dòng)信號(hào)，所述驅(qū)動(dòng)信號(hào)經(jīng)所述隔離變壓器輸出到所述IGBT開(kāi)關(guān)單元的驅(qū)動(dòng)端。
[0012]進(jìn)一步地，所述IGBT驅(qū)動(dòng)芯片包括軟關(guān)斷輸入端，所述軟關(guān)斷輸入端通過(guò)第一控制線與FPGA芯片的控制輸出端電性連接。
[0013]進(jìn)一步地，所述并網(wǎng)接入模塊包括低通濾波單元和電抗器，所述低通濾波單元的輸出端與所述電抗器輸入端電性連接，所述低通濾波單元用于濾掉所述IGBT開(kāi)關(guān)單元形成的尚頻開(kāi)關(guān)諧波。
[0014]進(jìn)一步地，所述并網(wǎng)接入模塊還包括接觸器，所述接觸器連接于所述電抗器的輸出端及電網(wǎng)之間，所述接觸器的控制端通過(guò)第二控制線連接至所述FPGA芯片的控制信號(hào)輸出端。
[0015]進(jìn)一步地，所述裝置運(yùn)行狀態(tài)采集模塊包括IGBT開(kāi)關(guān)單元的散熱器溫度傳感器、IGBT開(kāi)關(guān)單元的工作狀態(tài)傳感器、IGBT開(kāi)關(guān)單元的直流母線過(guò)流過(guò)壓傳感器、接觸器溫度傳感器、裝置散熱風(fēng)扇運(yùn)行狀態(tài)傳感器，以及與每一傳感器--對(duì)應(yīng)電性連接的雙運(yùn)放濾波調(diào)理單元。
[0016]進(jìn)一步地，還包括人機(jī)界面，所述人機(jī)界面為觸摸屏，其通過(guò)485接口與第一 DSP芯片或FPGA芯片通信，所述人機(jī)界面用于顯示裝置工作狀態(tài)、各個(gè)指標(biāo)的參數(shù)波形。
[0017]進(jìn)一步地，還包括后臺(tái)通訊模塊，所述后臺(tái)通訊模塊的接口采用標(biāo)準(zhǔn)通訊接口，用于提供與上層控制裝置的連接以及并機(jī)運(yùn)行的通道。
[0018]本發(fā)明有益效果:本發(fā)明提供一種雙DSP高速靜止無(wú)功發(fā)生裝置，該裝置調(diào)節(jié)速度快、運(yùn)行范圍寬、可實(shí)現(xiàn)感性和容性的雙向補(bǔ)償，連續(xù)平滑補(bǔ)償，并且能自動(dòng)合理限制補(bǔ)償電流。
【專利附圖】
【附圖說(shuō)明】
[0019]為了更清楚地說(shuō)明本發(fā)明的技術(shù)方案，下面將對(duì)實(shí)施方式中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施方式，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以從這些附圖獲得其他的附圖。
[0020]圖1為本發(fā)明雙DSP高速靜止無(wú)功發(fā)生裝置較佳實(shí)施例的結(jié)構(gòu)框圖；
[0021]圖2為本發(fā)明雙DSP高速靜止無(wú)功發(fā)生裝置較佳實(shí)施例的電流電壓信號(hào)采集模塊結(jié)構(gòu)框圖；
[0022]圖3為本發(fā)明雙DSP高速靜止無(wú)功發(fā)生裝置較佳實(shí)施例的變流模塊結(jié)構(gòu)框圖；
[0023]圖4是本發(fā)明雙DSP高速靜止無(wú)功發(fā)生裝置較佳實(shí)施例的并網(wǎng)接入模塊結(jié)構(gòu)框圖。
[0024]圖5是本發(fā)明雙DSP高速靜止無(wú)功發(fā)生裝置較佳實(shí)施例的裝置運(yùn)行狀態(tài)采集模塊結(jié)構(gòu)框圖。
【具體實(shí)施方式】
[0025]下面將結(jié)合本發(fā)明實(shí)施方式中的附圖，對(duì)本發(fā)明實(shí)施方式中的技術(shù)方案進(jìn)行清楚、完整地描述。以上所述是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本【技術(shù)領(lǐng)域】的普通技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明原理的前提下，還可以做出若干改進(jìn)和潤(rùn)飾，這些改進(jìn)和潤(rùn)飾也視為本發(fā)明的保護(hù)范圍。
[0026]圖1為本發(fā)明雙DSP高速靜止無(wú)功發(fā)生裝置較佳實(shí)施例的結(jié)構(gòu)框圖。該裝置與電網(wǎng)電性連接，包括電流電壓信號(hào)采集模塊1、FPGA芯片2、第一 DSP芯片3、第二 DSP芯片4、變流模塊5及并網(wǎng)接入模塊6。
[0027]所述電流電壓信號(hào)采集模塊I輸出端電性連接所述FPGA芯片2輸入端，所述FPGA芯片2的輸出端分別電性連接所述第一 DSP芯片3的輸入端以及所述第二 DSP芯片4的輸入端，所述第一 DSP芯片3的數(shù)據(jù)交換端口和所述第二 DSP芯片4的數(shù)據(jù)交換端口電性連接，所述FPGA芯片2用于讀取所述電流電壓信號(hào)采集模塊I采集到的電網(wǎng)中的電流信號(hào)及電壓信號(hào)并將所述電流信號(hào)及所述電壓信號(hào)輸出給所述第一 DSP芯片3，所述第一 DSP芯片3用于分析所述電網(wǎng)的無(wú)功電流信號(hào)、諧波信號(hào)、不平衡電流信號(hào)并形成指令電流信號(hào)并輸出所述第二DSP芯片4。所述指令電流信號(hào)的電流方向與所述電網(wǎng)的無(wú)功電流信號(hào)、諧波電流、不平衡電流信號(hào)的電流方向相反。所述第二 DSP芯片4用于根據(jù)所述指令電流信號(hào)并結(jié)合PI調(diào)節(jié)的電壓環(huán)控制算法和無(wú)差拍的電流環(huán)控制算法計(jì)算出PWM信號(hào)的占空比并將所述PWM信號(hào)的占空比輸出給所述FPGA芯片2，所述FPGA芯片2用于根據(jù)所述PWM信號(hào)的占空比調(diào)制出PWM信號(hào)并輸出到所述變流模塊5。所述變流模塊5用于根據(jù)所述PWM信號(hào)形成一個(gè)和諧波電流大小相等，方向相反的補(bǔ)償電流，所述并網(wǎng)接入模塊6用于將所述補(bǔ)償電流注入到所述電網(wǎng)中。電壓環(huán)采用PI調(diào)節(jié)，其中比例環(huán)節(jié)及時(shí)反映控制裝置的偏差信號(hào)，信號(hào)一旦產(chǎn)生，控制器立即產(chǎn)生控制作用，以減少偏差；積分環(huán)節(jié)主要用于消除靜差，提高裝置的無(wú)差度；電流環(huán)采用無(wú)差拍控制，在每一個(gè)開(kāi)關(guān)周期內(nèi)計(jì)算變流模塊在一下開(kāi)關(guān)周期的占空比，使電流跟蹤參考電流，具有電流跟蹤快速，算法易于數(shù)字實(shí)現(xiàn)等優(yōu)點(diǎn)。該技術(shù)方案跟現(xiàn)有技術(shù)相比先進(jìn)之處在于:該裝置運(yùn)行范圍寬、可實(shí)現(xiàn)感性和容性的雙向補(bǔ)償，連續(xù)平滑補(bǔ)償，采用雙DSP分析、控制使得調(diào)節(jié)速度快。
[0028]該裝置進(jìn)一步包括并網(wǎng)電流采集模塊7以及裝置運(yùn)行狀態(tài)采集模塊8 ;所述并網(wǎng)電流采集模塊7采集并網(wǎng)接入模塊6輸出的補(bǔ)償電流信號(hào)，并輸出到所述FPGA芯片2，所述FPGA芯片2將該補(bǔ)償電流信號(hào)與指令電流信號(hào)進(jìn)行相位比較，并執(zhí)行鎖相環(huán)計(jì)算并根據(jù)計(jì)算結(jié)果對(duì)所述FPGA芯片2形成的PWM信號(hào)進(jìn)行調(diào)節(jié)，使輸出的補(bǔ)償電流具有正確的相位，所述裝置運(yùn)行狀態(tài)采集模塊8將采集到的裝置運(yùn)行狀態(tài)信號(hào)反饋給所述FPGA芯片2，由所述FPGA芯片2根據(jù)運(yùn)行狀態(tài)信號(hào)作出相應(yīng)的控制動(dòng)作，例如發(fā)現(xiàn)哪個(gè)傳感器采集到的溫度過(guò)高，散熱風(fēng)扇發(fā)生故障等異常情況，所述FPGA芯片2控制裝置停止工作并發(fā)出不同響聲的警報(bào)。該技術(shù)方案跟現(xiàn)有技術(shù)相比先進(jìn)之處在于:該裝置根據(jù)并網(wǎng)電流采集模塊7反饋的補(bǔ)償電流信號(hào)和裝置運(yùn)行狀態(tài)采集模塊8反饋的裝置運(yùn)行狀態(tài)信號(hào)自動(dòng)合理限制輸入電網(wǎng)的補(bǔ)償電流，避免過(guò)補(bǔ)償。
[0029]圖2為本發(fā)明雙DSP高速靜止無(wú)功發(fā)生裝置較佳實(shí)施例的電流電壓信號(hào)采集模塊I結(jié)構(gòu)框圖。所述電流電壓信號(hào)采集模塊I包括電流互感器11、電壓互感器12，運(yùn)算放大器13，AD采集模塊14。
[0030]所述運(yùn)算放大器13與所述電壓互感器12共同組成了信號(hào)調(diào)理模塊123。所述電流互感器11對(duì)電網(wǎng)電流信號(hào)進(jìn)行檢測(cè)，并將電網(wǎng)的電流信號(hào)轉(zhuǎn)為小電壓信號(hào)輸入所述運(yùn)算放大器13進(jìn)行放大轉(zhuǎn)換成與所述AD采集模塊14相匹配的電壓信號(hào)并輸出給所述AD采集模塊14。同時(shí)，所述電壓互感器12將電網(wǎng)電壓信號(hào)轉(zhuǎn)為與所述AD采集模塊14相匹配的電壓信號(hào)并輸出給所述AD采集模塊14，所述AD采集模塊14將采樣到的信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換后實(shí)時(shí)發(fā)送給所述FPGA芯片2。該技術(shù)方案跟現(xiàn)有技術(shù)相比先進(jìn)之處在于:1.能實(shí)現(xiàn)同步對(duì)電壓電流信號(hào)進(jìn)行長(zhǎng)時(shí)間采樣2.采樣更加精確，減少誤差。
[0031]圖3為本發(fā)明雙DSP高速靜止無(wú)功發(fā)生裝置較佳實(shí)施例的變流模塊5結(jié)構(gòu)框圖。所述變流模塊5包括IGBT驅(qū)動(dòng)單元51、連接于所述IGBT驅(qū)動(dòng)單元51輸出端的IGBT開(kāi)關(guān)單元52，所述IGBT驅(qū)動(dòng)單元51包括與非門(mén)電路511、IGBT驅(qū)動(dòng)芯片512以及隔離變壓器513，所述與非門(mén)電路511的輸入端與所述FPGA芯片2的輸出端連接，接收所述FPGA芯片2調(diào)制出的PWM信號(hào)，所述PWM信號(hào)經(jīng)所述與非門(mén)電路511整形輸出進(jìn)入所述IGBT驅(qū)動(dòng)芯片512形成所述IGBT開(kāi)關(guān)單元52驅(qū)動(dòng)信號(hào)，所述IGBT開(kāi)關(guān)單元52驅(qū)動(dòng)信號(hào)經(jīng)所述隔離變壓器513輸出到所述IGBT開(kāi)關(guān)單元52的驅(qū)動(dòng)端。所述IGBT驅(qū)動(dòng)芯片512包括軟關(guān)斷輸入端，所述軟關(guān)斷輸入端通過(guò)第一控制線與FPGA芯片2的控制輸出端電性連接。所述IGBT驅(qū)動(dòng)芯片512集成過(guò)壓、過(guò)流、過(guò)溫、軟關(guān)斷的功能。該技術(shù)方案跟現(xiàn)有技術(shù)相比先進(jìn)之處在于:該裝置具有防過(guò)載、過(guò)壓、欠壓、過(guò)流功能。
[0032]圖4是本發(fā)明雙DSP高速靜止無(wú)功發(fā)生裝置較佳實(shí)施例的并網(wǎng)接入模塊6結(jié)構(gòu)框圖。所述并網(wǎng)接入模塊6包括低通濾波單元61和電抗器62，所述低通濾波單元61用以濾掉IGBT開(kāi)關(guān)單元52形成的高頻開(kāi)關(guān)諧波，所述低通濾波單元61的輸出端與所述電抗器62輸入端電性連接。所述并網(wǎng)接入模塊6還包括接觸器63。接觸器不僅能接通和切斷電路，而且還具有低電壓釋放保護(hù)作用，適用于頻繁操作和遠(yuǎn)距離控制。所述接觸器63的輸入端與所述電抗器62的輸出端電性連接，所述接觸器63的輸出端電性連接電網(wǎng)，所述接觸器63的控制端通過(guò)第二控制線電性連接至所述FPGA芯片2的控制信號(hào)輸出端。
[0033]圖5是本發(fā)明雙DSP高速靜止無(wú)功發(fā)生裝置較佳實(shí)施例的裝置運(yùn)行狀態(tài)采集模塊8結(jié)構(gòu)框圖。所述裝置運(yùn)行狀態(tài)采集模塊8包括IGBT開(kāi)關(guān)單元的散熱器溫度傳感器81、IGBT開(kāi)關(guān)單元的工作狀態(tài)傳感器82、IGBT開(kāi)關(guān)單元的直流母線過(guò)流過(guò)壓傳感器83、接觸器溫度傳感器84、裝置散熱風(fēng)扇運(yùn)行狀態(tài)傳感器85，以及與每一傳感器一一對(duì)應(yīng)電性連接的雙運(yùn)放濾波調(diào)理單元86。
[0034]該裝置還包括人機(jī)界面9，所述人機(jī)界面9為觸摸屏，其通過(guò)485接口與第一 DSP芯片3通信，所述人機(jī)界面9用以顯示裝置工作狀態(tài)、各個(gè)指標(biāo)(電壓，電流等)參數(shù)波形，該裝置還包括后臺(tái)通訊模塊10，所述后臺(tái)通訊模塊10接口采用標(biāo)準(zhǔn)通訊接口，以提供與上層控制裝置的連接以及并機(jī)運(yùn)行的通道。
[0035]顯然，本發(fā)明的上述實(shí)施例僅僅是為清楚地說(shuō)明本發(fā)明所作的舉例，而并非是對(duì)本發(fā)明的實(shí)施方式的限定。對(duì)于所屬領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在上述說(shuō)明的基礎(chǔ)上還可以做出其它不同形式的變化或變動(dòng)。這里無(wú)需也無(wú)法對(duì)所有的實(shí)施方式予以窮舉。凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明權(quán)利要求的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種雙DSP高速靜止無(wú)功發(fā)生裝置，與電網(wǎng)電性連接，其特征在于，包括電流電壓信號(hào)采集模塊、FPGA芯片、第一 DSP芯片、第二 DSP芯片、變流模塊及并網(wǎng)接入模塊； 所述電流電壓信號(hào)采集模塊輸出端電性連接所述FPGA芯片輸入端，所述FPGA芯片的輸出端分別電性連接所述第一 DSP芯片的輸入端以及所述第二 DSP芯片的輸入端，所述第一 DSP芯片的數(shù)據(jù)交換端口和所述第二 DSP芯片的數(shù)據(jù)交換端口電性連接，所述FPGA芯片用于讀取所述電流電壓信號(hào)采集模塊采集到的所述電網(wǎng)的電流信號(hào)及電壓信號(hào)并將所述電流信號(hào)及所述電壓信號(hào)輸出給所述第一 DSP芯片，所述第一 DSP芯片用于分析所述電網(wǎng)的無(wú)功電流信號(hào)、諧波信號(hào)、不平衡電流信號(hào)并形成指令電流信號(hào)并輸出所述第二 DSP芯片，所述指令電流信號(hào)的電流方向與所述電網(wǎng)的無(wú)功電流信號(hào)、諧波電流、不平衡電流信號(hào)的電流方向相反，所述第二 DSP芯片用于根據(jù)所述指令電流信號(hào)并結(jié)合PI調(diào)節(jié)的電壓環(huán)控制算法和無(wú)差拍的電流環(huán)控制算法計(jì)算出PWM信號(hào)的占空比并將所述PWM信號(hào)的占空比輸出給所述FPGA芯片，所述FPGA芯片用于根據(jù)所述PWM信號(hào)的占空比調(diào)制出所述PWM信號(hào)并輸出到所述變流模塊，所述變流模塊用于根據(jù)所述PWM信號(hào)形成一個(gè)和諧波電流大小相等，方向相反的補(bǔ)償電流，所述并網(wǎng)接入模塊用于將所述補(bǔ)償電流注入到所述電網(wǎng)中。
2.根據(jù)權(quán)利要求1所述的雙DSP高速靜止無(wú)功發(fā)生裝置，其特征在于，還包括并網(wǎng)電流采集模塊以及裝置運(yùn)行狀態(tài)采集模塊； 所述并網(wǎng)電流采集模塊用于采集所述并網(wǎng)接入模塊輸出的補(bǔ)償電流信號(hào)，并將所述補(bǔ)償電流信號(hào)輸出到所述FPGA芯片，所述FPGA芯片將所述補(bǔ)償電流信號(hào)與所述指令電流信號(hào)進(jìn)行相位比較，并執(zhí)行鎖相環(huán)計(jì)算，所述FPGA芯片根據(jù)計(jì)算結(jié)果對(duì)所述PWM信號(hào)進(jìn)行調(diào)節(jié)，使輸出的補(bǔ)償電流具有正確的相位；所述裝置運(yùn)行狀態(tài)采集模塊用于采集所述雙DSP高速靜止無(wú)功發(fā)生裝置的運(yùn)行狀態(tài)信號(hào)，并將所述運(yùn)行狀態(tài)信號(hào)反饋給所述FPGA芯片，所述FPGA芯片根據(jù)所述運(yùn)行狀態(tài)信號(hào)作出相應(yīng)的控制動(dòng)作。
3.根據(jù)權(quán)利要求1所述的雙DSP高速靜止無(wú)功發(fā)生裝置，其特征在于，所述電流電壓信號(hào)采集模塊包括電流互感器、電壓互感器，運(yùn)算放大器，AD采集模塊； 所述運(yùn)算放大器與所述電壓互感器共同組成信號(hào)調(diào)理模塊，所述電流互感器對(duì)電網(wǎng)電流信號(hào)進(jìn)行檢測(cè)，并將電網(wǎng)的電流信號(hào)轉(zhuǎn)為小電壓信號(hào)輸入所述運(yùn)算放大器進(jìn)行放大轉(zhuǎn)換成與所述AD采集模塊相匹配的電壓信號(hào)并輸出給所述AD采集模塊，同時(shí)所述電壓互感器將電網(wǎng)的電壓信號(hào)轉(zhuǎn)換為與所述AD采集模塊相匹配的小電壓信號(hào)并輸出給所述AD采集模塊，所述AD采集模塊將采樣到的信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換處理后實(shí)時(shí)發(fā)送給所述FPGA芯片。
4.根據(jù)權(quán)利要求1所述的雙DSP高速靜止無(wú)功發(fā)生裝置，其特征在于，所述變流模塊包括IGBT驅(qū)動(dòng)單元、電性連接于所述IGBT驅(qū)動(dòng)單元輸出端的IGBT開(kāi)關(guān)單元，所述IGBT驅(qū)動(dòng)單元包括與非門(mén)電路、IGBT驅(qū)動(dòng)芯片以及隔離變壓器，所述與非門(mén)電路的輸入端與所述FPGA芯片的輸出端連接，用于接收所述FPGA芯片調(diào)制出的PWM信號(hào)，所述PWM信號(hào)經(jīng)所述與非門(mén)電路整形輸出后進(jìn)入所述IGBT驅(qū)動(dòng)芯片形成用于驅(qū)動(dòng)所述IGBT開(kāi)關(guān)單元的驅(qū)動(dòng)信號(hào)，所述驅(qū)動(dòng)信號(hào)經(jīng)所述隔離變壓器輸出到所述IGBT開(kāi)關(guān)單元的驅(qū)動(dòng)端。
5.根據(jù)權(quán)利要求4所述的雙DSP高速靜止無(wú)功發(fā)生裝置，其特征在于，所述IGBT驅(qū)動(dòng)芯片包括軟關(guān)斷輸入端，所述軟關(guān)斷輸入端通過(guò)第一控制線與FPGA芯片的控制輸出端電性連接。
6.根據(jù)權(quán)利要求1所述的雙DSP高速靜止無(wú)功發(fā)生裝置，其特征在于，所述并網(wǎng)接入模塊包括低通濾波單元和電抗器，所述低通濾波單元的輸出端與所述電抗器輸入端電性連接，所述低通濾波單元用于濾掉所述IGBT開(kāi)關(guān)單元形成的高頻開(kāi)關(guān)諧波。
7.根據(jù)權(quán)利要求6所述的雙DSP高速靜止無(wú)功發(fā)生裝置，其特征在于，所述并網(wǎng)接入模塊還包括接觸器，所述接觸器連接于所述電抗器的輸出端及電網(wǎng)之間，所述接觸器的控制端通過(guò)第二控制線連接至所述FPGA芯片的控制信號(hào)輸出端。
8.根據(jù)權(quán)利要求2所述的雙DSP高速靜止無(wú)功發(fā)生裝置，其特征在于，所述裝置運(yùn)行狀態(tài)采集模塊包括IGBT開(kāi)關(guān)單元的散熱器溫度傳感器、IGBT開(kāi)關(guān)單元的工作狀態(tài)傳感器、IGBT開(kāi)關(guān)單元的直流母線過(guò)流過(guò)壓傳感器、接觸器溫度傳感器、裝置散熱風(fēng)扇運(yùn)行狀態(tài)傳感器，以及與每一傳感器一一對(duì)應(yīng)電性連接的雙運(yùn)放濾波調(diào)理單元。
9.根據(jù)權(quán)利要求1所述的雙DSP高速靜止無(wú)功發(fā)生裝置，其特征在于，還包括人機(jī)界面，所述人機(jī)界面為觸摸屏，其通過(guò)485接口與第一 DSP芯片或FPGA芯片通信，所述人機(jī)界面用于顯示所述的雙DSP高速靜止無(wú)功裝置工作狀態(tài)、各個(gè)指標(biāo)的參數(shù)波形。
10.根據(jù)權(quán)利要求1所述的雙DSP高速靜止無(wú)功發(fā)生裝置，其特征在于，還包括后臺(tái)通訊模塊，所述后臺(tái)通訊模塊的接口采用標(biāo)準(zhǔn)通訊接口，用于提供與上層控制裝置的連接以及并機(jī)運(yùn)行的通道。
【文檔編號(hào)】H02J3/18GK104485674SQ201410795094
【公開(kāi)日】2015年4月1日 申請(qǐng)日期:2014年12月18日 優(yōu)先權(quán)日:2014年12月18日
【發(fā)明者】呂韜, 劉賢斌, 李德深, 劉成華 申請(qǐng)人:深圳市三和電力科技有限公司