本發(fā)明涉及一種逆變器數(shù)字控制方法，特別是對逆變器數(shù)字控制過程時間延遲進(jìn)行改善的控制方法。

背景技術(shù)：

逆變器傳統(tǒng)的數(shù)字控制方式通常以數(shù)字信號處理器（Digital Signal Procession，DSP）為控制核心，脈沖寬度調(diào)制（Pulse Width Modulation，PWM）方式為主，采用規(guī)則采樣方法，其采樣及數(shù)據(jù)更新頻率f_S等于逆變器功率器件的開關(guān)頻率f_C（對稱規(guī)則采樣）或兩倍于開關(guān)頻率f_C（不對稱規(guī)則采樣）。這對于開關(guān)頻率f_C受到限制的高壓、大電流電力電子裝備來說，其響應(yīng)時間延遲比較大。而現(xiàn)有的改善方法抑或能夠?qū)笠慌目刂扑鸬臅r間滯后進(jìn)行改善，抑或能夠減小采樣及PWM過程的時間延遲，并不能夠同時對這兩個方面的時間延遲都進(jìn)行有效的優(yōu)化。

技術(shù)實現(xiàn)要素：

針對現(xiàn)有控制方法的不足，本發(fā)明提出了一種新的控制方法，能夠同時對逆變器數(shù)據(jù)更新過程中滯后一拍控制的時間滯后和采樣及PWM調(diào)制過程的時間延遲進(jìn)行改善。

本發(fā)明解決上述問題所采用的技術(shù)方案是：

一種逆變器數(shù)字控制響應(yīng)延遲的控制方法，其特征在于：在逆變器功率器件的每個開關(guān)周期內(nèi)f_C進(jìn)行多次數(shù)據(jù)采樣，并且每次采樣后相對于數(shù)據(jù)的采樣時刻延遲一段時間t_d再對比較寄存器中的控制量進(jìn)行數(shù)據(jù)更新，延遲時間t_d略大于數(shù)字信號處理器DSP對采樣數(shù)據(jù)進(jìn)行相關(guān)處理和運算的時間，然后將更新到比較寄存器中的控制量與三角載波計數(shù)器的值進(jìn)行比較產(chǎn)生相應(yīng)的PWM脈沖信號，該脈沖信號經(jīng)驅(qū)動器處理后驅(qū)動逆變器功率器件實現(xiàn)逆變器數(shù)字控制響應(yīng)延遲的控制。

本發(fā)明的在逆變器功率器件每個開關(guān)周期內(nèi)進(jìn)行多次采樣及數(shù)據(jù)更新，可以將采樣及數(shù)據(jù)更新的頻率提高到開關(guān)頻率的N（采樣次數(shù)）倍，有效降低采樣過程和PWM調(diào)制過程的時間延遲；每次采樣后延遲一段時間t_d再進(jìn)行數(shù)據(jù)更新，可以保證每次更新的數(shù)據(jù)都與當(dāng)前采樣周期的采樣數(shù)據(jù)保持一致，時間滯后可從一個開關(guān)周期或二分之一個開關(guān)周期減小為t_d。

附圖說明

圖1是本發(fā)明提出的逆變器控制方法實現(xiàn)原理圖；

圖2（a）是DSP程序流程圖；

圖2（b）是ADC中斷子程序流程圖；

圖3是CPLD程序頂層設(shè)計框圖；

圖4是實驗測試樣機原理圖；

圖5是采樣及數(shù)據(jù)更新次數(shù)N=1時實驗測試波形；

圖6是采樣及數(shù)據(jù)更新次數(shù)N=2時實驗測試波形；

圖7是采樣及數(shù)據(jù)更新次數(shù)N=4時實驗測試波形。

圖中，T_C三角載波周期，U_C三角載波信號，U_r調(diào)制波信號，m(k)調(diào)制波控制量，t_d留給DSP進(jìn)行數(shù)據(jù)處理及運算的時間延遲，E_d母線電壓，u_g1～u_g4功率器件VT1～VT4的PWM驅(qū)動脈沖信號，I_REF電流設(shè)定值，I_O負(fù)載電流，u_O負(fù)載電壓。

具體實施方式

如圖1所示，一種逆變器數(shù)字控制響應(yīng)延遲的控制方法，其特征在于：在逆變器功率器件的每個開關(guān)周期內(nèi)f_C進(jìn)行多次數(shù)據(jù)采樣，并且每次采樣后相對于數(shù)據(jù)的采樣時刻延遲一段時間t_d再對比較寄存器中的控制量進(jìn)行數(shù)據(jù)更新，延遲時間t_d略大于數(shù)字信號處理器DSP對采樣數(shù)據(jù)進(jìn)行相關(guān)處理和運算的時間，然后將更新到比較寄存器中的控制量與三角載波計數(shù)器的值進(jìn)行比較產(chǎn)生相應(yīng)的PWM脈沖信號，該脈沖信號經(jīng)驅(qū)動器處理后驅(qū)動逆變器功率器件實現(xiàn)逆變器數(shù)字控制響應(yīng)延遲的控制?？刂品椒ǖ木唧w實現(xiàn)過程下面進(jìn)行說明：

為了避免在非三角載波波峰和波谷點更新數(shù)據(jù)所導(dǎo)致的PWM脈沖電平錯誤現(xiàn)象發(fā)生，采用DSP+CPLD作為控制核心。DSP進(jìn)行數(shù)據(jù)采樣轉(zhuǎn)換、數(shù)據(jù)處理、故障檢測及保護(hù)等功能，CPLD負(fù)責(zé)產(chǎn)生三角載波信號、控制量與三角載波比較產(chǎn)生PWM脈沖信號、故障狀態(tài)下封鎖PWM脈沖輸出等功能。

圖2，DSP控制程序的大部分工作在ADC中斷子程序中完成，其由CPLD產(chǎn)生的信號進(jìn)行觸發(fā)?？刂浦鞒绦蛑饕M(jìn)行參數(shù)和外設(shè)的初始化，以及判斷系統(tǒng)運行狀態(tài)。在ADC中斷子程序中進(jìn)行讀取ADC采樣值并進(jìn)行相應(yīng)變換，電流環(huán)相關(guān)參數(shù)及控制量的計算，故障狀態(tài)檢測，軟件保護(hù)故障的判定，調(diào)制波控制量的數(shù)據(jù)傳送等方面的操作。

圖3中，CPLD接收由DSP送出的PWM占空比控制量，并分別與生成的4路相移90度的三角載波比較產(chǎn)生4路PWM脈沖信號，這4路脈沖信號通過取反、增加死區(qū)等操作后即得到兩個H橋單元并聯(lián)工作所需的8路PWM脈沖信號。此外，CPLD綜合外部送入的硬件保護(hù)故障信號和DSP送入的系統(tǒng)故障信號后向DSP送出硬件故障信號，并向片外送出系統(tǒng)故障信號。

為驗證上述實施方案的可行性和實際改善效果，搭建如圖4的實驗樣機進(jìn)行相應(yīng)的驗證性實驗。設(shè)定時間延遲t_d為1個采樣周期，開關(guān)頻率f_S=5kHz，調(diào)節(jié)三相調(diào)壓器輸出使母線電壓E_d=100V，給定峰值為4V/10Hz的正負(fù)方波信號（給定與輸出總電流對應(yīng)關(guān)系1V：20A）。分別在一個開關(guān)周期內(nèi)進(jìn)行1次、2次、4次采樣和數(shù)據(jù)更新，逆變器輸出信號波形分別如圖5、圖6、圖7所示，示波器CH2通道為負(fù)載電壓u_O，20V/格；CH3通道為給定信號I_REF，40A/格；CH4通道為負(fù)載電流I_O，40A/格。

上述實施例的實驗測試結(jié)果表明響應(yīng)延遲能夠從1次采樣及數(shù)據(jù)更新的406μs減小到4次采樣及數(shù)據(jù)更新的84μs，本發(fā)明提出的數(shù)字控制方法對于逆變器響應(yīng)時間延遲有比較好的改善效果，具有一定的工程實用性。

上述實施例僅用來解釋說明本發(fā)明，而不是對本發(fā)明進(jìn)行限制，在本發(fā)明的精神和權(quán)力要求的保護(hù)范圍內(nèi)，對本發(fā)明進(jìn)行的任何修改和改變，都落入本發(fā)明的保護(hù)范圍內(nèi)。