正負(fù)電位生成電路的制作方法
【專利說明】正負(fù)電位生成電路
[0001]相關(guān)申請的引用
[0002]本申請基于并請求2014年6月23日申請的在先日本專利申請2014 — 128594號的優(yōu)先權(quán)，在此引用其全部內(nèi)容。
技術(shù)領(lǐng)域
[0003]這里說明的實(shí)施方式整體涉及生成正電位及負(fù)電位的正負(fù)電位生成電路。
【背景技術(shù)】
[0004]在便攜電話、智能手機(jī)等便攜終端的高頻電路部中，發(fā)送電路和接收電路經(jīng)由高頻信號用開關(guān)電路(以下，高頻開關(guān)電路)，選擇性地與共通的天線連接。以往，將使用化合物半導(dǎo)體的HEMT (High Electron Mobility Transistor:高電子迀移率晶體管)用于這樣的高頻開關(guān)電路的開關(guān)元件，然而出于近年來的低價格和小型化的需求，正在研究向形成在娃基板上的MOSFET(Metal Oxide Semiconductor Field Effect Transistor:金屬氧化物半導(dǎo)體場效應(yīng)晶體管)的替換。
[0005]但是，通常的在硅基板上形成的MOSFET中，由于源極或漏極電極與硅基板之間的寄生電容較大，并且硅是半導(dǎo)體，所以有高頻信號的電力損耗較大的問題。因此，提出了將高頻開關(guān)電路形成在SOI (Silicon On Insulator:絕緣體上娃)基板上的技術(shù)。
[0006]高頻開關(guān)的接通電位是高頻開關(guān)內(nèi)的MOSFET成為導(dǎo)通狀態(tài)而導(dǎo)通電阻變得充分小的柵極電位。此外，斷開電位是MOSFET成為截止?fàn)顟B(tài)、既使重疊高頻信號也能夠充分維持截止?fàn)顟B(tài)的柵極電位。
[0007]當(dāng)接通電位低于所希望的電位(例如3V)時，高頻開關(guān)內(nèi)的FET的導(dǎo)通電阻變低，插入損失和導(dǎo)通畸變增大。此外，當(dāng)斷開電位高于所希望的電位(例如一 2V)時，最大允許輸入功率降低，截止畸變增大。
[0008]這樣，如果高頻開關(guān)的柵極電位沒有在導(dǎo)通時和截止時都設(shè)定為最合適的電位，則高頻開關(guān)的電特性變差。由于這樣的情況，需要用于將高頻開關(guān)的柵極電位設(shè)定為所希望的電位的電源電路。
[0009]通常，電源電路利用電荷栗(charge pump)生成所希望的電位。電荷栗由于與時鐘信號同步進(jìn)行電壓的升壓、降壓動作，所以會向接地線重疊周期性的高次諧波噪聲。
[0010]因此，若將高頻開關(guān)與電源電路一起形成在S0I基板上，則電源電路的接地線上的尚次諧波噪聲會混入尚頻開關(guān)的接地線，在以尚頻開關(guān)切換的尚頻?目號上也會重置該尚次諧波噪聲，有可能產(chǎn)生接收靈敏度降低等問題。

【發(fā)明內(nèi)容】

[0011]實(shí)施方式提供一種使生成正電位和負(fù)電位時發(fā)生的高次諧波噪聲不重疊到接地線上的正負(fù)電位生成電路。
[0012]根據(jù)一個實(shí)施方式，正負(fù)電位生成電路具備:從一端側(cè)輸出正電位并從另一端側(cè)輸出負(fù)電位的電荷栗；將上述正電位中包含的高次諧波噪聲除去的第一濾波器；對上述第一濾波器的輸出電位進(jìn)行調(diào)整的第一箝位電路；將上述負(fù)電位中包含的高次諧波噪聲除去的第二濾波器；以及對上述第二濾波器的輸出電位進(jìn)行調(diào)整的第二箝位電路。上述電荷栗使從上述一端側(cè)輸出的電流全部流到上述第一濾波器，并且使從上述第二箝位電路通過上述第二濾波器的電流全部流到上述另一端側(cè)。
[0013]根據(jù)上述結(jié)構(gòu)的正負(fù)電位生成電路，能夠提供使生成正電位和負(fù)電位時發(fā)生的高次諧波噪聲不重疊到接地線上的正負(fù)電位生成電路。
【附圖說明】
[0014]圖1是表示內(nèi)置第一實(shí)施方式的正負(fù)電位生成電路1的高頻開關(guān)電路2的概略結(jié)構(gòu)的框圖。
[0015]圖2是表示第一實(shí)施方式的正負(fù)電位生成電路1的內(nèi)部結(jié)構(gòu)的電路圖。
[0016]圖3是一比較例的電荷栗11的電路圖。
[0017]圖4是說明圖3的電荷栗11的不良情況的圖。
[0018]圖5是表示電平轉(zhuǎn)換器25的內(nèi)部結(jié)構(gòu)的一例的電路圖。
[0019]圖6是表示第二實(shí)施方式的正負(fù)電位生成電路1的內(nèi)部結(jié)構(gòu)的電路圖。
[0020]圖7是表示第三實(shí)施方式的正負(fù)電位生成電路1的內(nèi)部結(jié)構(gòu)的電路圖。
【具體實(shí)施方式】
[0021]以下，參照附圖來說明本發(fā)明的實(shí)施方式。在以下的實(shí)施方式中，以正負(fù)電位生成電路內(nèi)的特征性結(jié)構(gòu)以及動作為中心進(jìn)行說明，但在正負(fù)電位生成電路中也可以存在以下的說明中省略了的結(jié)構(gòu)及動作。并且，這些省略了的結(jié)構(gòu)及動作也包含在本實(shí)施方式的范圍中。
[0022](第一實(shí)施方式)
[0023]圖1是表示內(nèi)置第一實(shí)施方式的正負(fù)電位生成電路1的高頻開關(guān)電路2的概略結(jié)構(gòu)的框圖。圖1的高頻開關(guān)電路2具備控制電路3和高頻開關(guān)部4。本實(shí)施方式中，要記住，是將圖1的高頻開關(guān)電路2的整體形成在半導(dǎo)體基板(例如SOI基板)上。由此，能夠形成單片(one chip)化，容易向便攜電話等輕薄短小的電子設(shè)備進(jìn)行安裝。
[0024]控制電路3具有電源電路5、解碼器6以及驅(qū)動電路7。電源電路5利用電源電位Vdd生成正電位Vp和負(fù)電位Vn。如后述那樣，在電源電路5的內(nèi)部設(shè)有正負(fù)電位生成電路1。解碼器6對從高頻開關(guān)電路2的外部輸入的開關(guān)控制信號Vcl、Vc2等進(jìn)行解碼，生成解碼信號Dl、D2、D3等。驅(qū)動電路7基于解碼信號D1等，生成用于對高頻開關(guān)部4進(jìn)行切換控制的切換控制信號contl、contl/、cont2、cont2/等。
[0025]高頻開關(guān)部4具有直通(through) FET組8和分路(shunt) FET組9。直通FET組8和分路FET組9分別具有共用柵極電位的串聯(lián)連接的多個M0SFET。直通FET組8的一端連接于共通信號節(jié)點(diǎn)RF_com，直通FET組8的另一端連接于對應(yīng)的高頻信號節(jié)點(diǎn)RF1、RF2等。共通信號節(jié)點(diǎn)RF_com與例如未圖示的天線連接。
[0026]分路FET組9的一端連接于對應(yīng)的高頻信號節(jié)點(diǎn)RF1、RF2等，分路FET組9的另一端接地。
[0027]在圖1的例子中，對高頻信號節(jié)點(diǎn)RF1、RF2等各自設(shè)有直通FET組8和分路FET組9。與1個高頻信號節(jié)點(diǎn)對應(yīng)的分路FET組9和直通FET組8根據(jù)來自驅(qū)動電路7的切換控制信號而互補(bǔ)地動作。即，當(dāng)高頻信號節(jié)點(diǎn)RF1的直通FET組8導(dǎo)通時，分路FET組9截止。此外，這時，與其他的高頻信號節(jié)點(diǎn)RF2等對應(yīng)的直通FET組和分路FET組分別截止和導(dǎo)通。由此，通過來自驅(qū)動電路7的切換控制信號，某1個高頻信號節(jié)點(diǎn)與共通信號節(jié)點(diǎn)RF_com 導(dǎo)通。
[0028]圖2是表示第一實(shí)施方式的正負(fù)電位生成電路1的內(nèi)部結(jié)構(gòu)的電路圖。圖2的正負(fù)電位生成電路1具有電荷栗11、第一濾波器12、第一箝位電路13、第二濾波器14以及第二箝位電路15。從差動輸出環(huán)形振蕩器16向正負(fù)電位生成電路1供給差動時鐘信號。
[0029]差動輸出環(huán)形振蕩器16輸出相位相互反相的差動時鐘信號。在本說明書中，將構(gòu)成差動時鐘信號的一方的時鐘信號稱作第一時鐘信號CK，將另一方的時鐘信號稱作第二時鐘信號CK/o
[0030]電荷栗11同步于差動時鐘信號，從一端側(cè)節(jié)點(diǎn)N1輸出正電位，并從另一端側(cè)節(jié)點(diǎn)N2輸出負(fù)電位。第一濾波器12是將一端側(cè)節(jié)點(diǎn)N1的正電位中包含的高次諧波噪聲除去的低通濾波器。第一箝位電路13對第一濾波器12的輸出電位電平進(jìn)行調(diào)整。第二濾波器14是將另一端側(cè)節(jié)點(diǎn)N2的負(fù)電位中包含的高次諧波噪聲除去的低通濾波器。第二箝位電路15對第二濾波器14的輸出電位電平進(jìn)行調(diào)整。
[0031]更詳細(xì)而言，圖2的電荷栗11是具有串聯(lián)連接的多個CMOS對、多個第一電容器Cckll?Cckl4以及多個第二電容器Cck21?Cck24的、交叉耦合型的電荷栗11。
[0032]這些串聯(lián)連接的多個CMOS對21中的一端側(cè)的CMOS對21連接于一端側(cè)節(jié)點(diǎn)N1，多個CMOS對21中的另一端側(cè)的CMOS對21連接于另一端側(cè)節(jié)點(diǎn)N2。
[0033]各CMOS對21具有并聯(lián)連接的第一 CMOS電路22和第二 CMOS電路23。