智能變電設(shè)備及其數(shù)據(jù)傳輸系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及智能變電設(shè)備，特別涉及一種智能變電設(shè)備及其數(shù)據(jù)傳輸系統(tǒng)。
【背景技術(shù)】
[0002]目前，智能變電站是一種最新的變電站建設(shè)模式，采用先進(jìn)、可靠、集成和環(huán)保的智能設(shè)備，以全站信息數(shù)字化、通信平臺網(wǎng)絡(luò)化、信息共享標(biāo)準(zhǔn)化為基本要求，自動完成信息采集、測量、控制、保護(hù)、計(jì)量和檢測等基本功能。同時(shí)，具備支持電網(wǎng)實(shí)時(shí)自動控制、智能調(diào)節(jié)、在線分析決策和協(xié)同互動等高級功能的變電站。
[0003]但是，由于自2007年試點(diǎn)至現(xiàn)在實(shí)現(xiàn)方案也是幾經(jīng)變革，并且不同的廠家實(shí)現(xiàn)方案不盡相同，多數(shù)廠家采用FPGA(Field — Programmable Gate Array，即現(xiàn)場可編程門陣列)實(shí)現(xiàn) SV (Sampled Values，米樣值)和 GOOSE (Generic Object Oriented substat1nevent，面向通用對象的變電站事件)報(bào)文的收發(fā)處理。其中，SV報(bào)文的特點(diǎn)是數(shù)據(jù)格式固定，報(bào)文發(fā)送時(shí)間間隔固定，報(bào)文發(fā)送間隔250微秒，且要求間隔誤差小于1微妙。G00SE報(bào)文的特點(diǎn)是一旦報(bào)文數(shù)據(jù)集的數(shù)據(jù)項(xiàng)有變化，就需要快速發(fā)送，之后反時(shí)限延時(shí)間隔發(fā)送，最后按固定時(shí)間間隔(心跳)發(fā)送。SV和G00SE報(bào)文需要實(shí)時(shí)處理，且SV報(bào)文時(shí)間間隔短并有可能是多組報(bào)文同時(shí)收發(fā)，所以要求裝置具有非?？斓奶幚硭俣取?br>[0004]然而，現(xiàn)有的FPGA與CPU的數(shù)據(jù)接口大多采用LOCAL(局域)并行總線或PCI (Peripheral Component Interconnect，外設(shè)部件互連接口)總線，雖然 Local bus 和PCI總線技術(shù)實(shí)現(xiàn)難度相對較低，但這些總線速率低。例如，PCI總線最高速率僅為66M，由于速率低導(dǎo)致數(shù)據(jù)傳輸效率低，導(dǎo)致CPU能夠處理SV和G00SE報(bào)文的個數(shù)受限，對于母差保護(hù)等連接出線比較多的裝置就難于實(shí)現(xiàn)。且總線條數(shù)多(PCI采用32根地址、32根數(shù)據(jù)、及若干控制信號)造成易受干擾數(shù)據(jù)傳輸?shù)目煽啃圆睿瑸榻鉀Q抗干擾問題PCB (PrintedCircuit Board，印制電路板)制板的難度增加且造成成本很高。
[0005]基于以上調(diào)查研究，本申請的發(fā)明人發(fā)現(xiàn):為滿足智能變電站對SV和G00SE報(bào)文的實(shí)時(shí)處理需求，亟需提出一種快速高效的報(bào)文傳輸解決方案。
【實(shí)用新型內(nèi)容】
[0006]有鑒于此，本實(shí)用新型實(shí)施例的目的在于提出一種智能變電設(shè)備及其數(shù)據(jù)傳輸系統(tǒng)，能夠快速高效實(shí)現(xiàn)SV和G00SE報(bào)文的傳輸。
[0007]進(jìn)一步來講，上述智能變電設(shè)備的數(shù)據(jù)傳輸系統(tǒng)設(shè)置于智能變電設(shè)備的保護(hù)測控設(shè)備、合并設(shè)備及智能終端上，所述保護(hù)測控設(shè)備用于接收SV報(bào)文和收發(fā)G00SE報(bào)文，所述合并設(shè)備用于發(fā)送SV報(bào)文，所述智能終端用于收發(fā)G00SE報(bào)文；其中，所述數(shù)據(jù)傳輸系統(tǒng)包括FPGA數(shù)據(jù)采集擴(kuò)展板及CPU核心插件板，所述FPGA數(shù)據(jù)采集擴(kuò)展板與所述CPU核心插件板通過PC1-E背板總線相連接，用于傳輸DMA數(shù)據(jù)、收發(fā)SV和G00SE報(bào)文及編解碼。
[0008]可選地，上述數(shù)據(jù)傳輸系統(tǒng)中，所述FPGA數(shù)據(jù)采集擴(kuò)展板包括:網(wǎng)口模塊，用于接收以太網(wǎng)的數(shù)據(jù)；SV處理器，與所述網(wǎng)口模塊連接，用于收發(fā)所述SV報(bào)文及對所述SV報(bào)文編解碼；GOOSE處理器，與所述網(wǎng)口模塊連接，用于接收GOOSE報(bào)文；DMA控制器，與所述SV處理器和所述GOOSE處理器連接，用于將所述SV報(bào)文和所述GOOSE報(bào)文的有效數(shù)據(jù)通過DMA的方式寫入PC1-E模塊；PC1-E模塊，通過所述PC1-E背板總線與所述CPU核心插件板連接，用于收發(fā)PC1-E數(shù)據(jù)及實(shí)現(xiàn)PC1-E協(xié)議管理。
[0009]可選地，上述數(shù)據(jù)傳輸系統(tǒng)中，所述G00SE處理器還用于對發(fā)送的G00SE報(bào)文進(jìn)行編碼、以及用于對接收的G00SE報(bào)文進(jìn)行解碼。
[0010]可選地，上述數(shù)據(jù)傳輸系統(tǒng)中，所述CPU核心插件板還用于對發(fā)送的G00SE報(bào)文進(jìn)行編碼、以及用于對接收的G00SE報(bào)文進(jìn)行解碼。
[0011]可選地，上述數(shù)據(jù)傳輸系統(tǒng)還包括:對時(shí)及同步裝置，用于監(jiān)測系統(tǒng)中各模塊的運(yùn)行狀態(tài)是否同步。
[0012]此外，本實(shí)用新型還提出一種智能變電設(shè)備，該智能變電設(shè)備設(shè)置有前述任一種所述的數(shù)據(jù)傳輸系統(tǒng)；所述保護(hù)測控設(shè)備位于所述智能變電設(shè)備的間隔層，所述合并設(shè)備及智能終端位于所述智能變電設(shè)備的過程層，所述數(shù)據(jù)傳輸系統(tǒng)設(shè)置于所述保護(hù)測控設(shè)備與所述合并設(shè)備及智能終端上。
[0013]相對于現(xiàn)有技術(shù)，本實(shí)用新型各實(shí)施例具有以下優(yōu)點(diǎn):
[0014]采用本實(shí)用新型實(shí)施例的技術(shù)方案后，F(xiàn)PGA數(shù)據(jù)采集擴(kuò)展板是一個獨(dú)立的裝置插件，與CPU核心插件板通過背板的PC1-E總線相連，采用PC1-E總線與通常采用的LocalBus和PCI總線相比更加快速可靠，并采用了 FPGA去實(shí)現(xiàn)PC1-E總線和SV、G00SE報(bào)文的收發(fā)處理，使得產(chǎn)品更好的滿足了快速、穩(wěn)定的完成SV和G00SE報(bào)文的需求。
[0015]本實(shí)用新型的更多特點(diǎn)和優(yōu)勢將在之后的【具體實(shí)施方式】予以說明。
【附圖說明】
[0016]構(gòu)成本實(shí)用新型實(shí)施例的一部分的附圖用來提供對本實(shí)用新型實(shí)施例的進(jìn)一步理解，本實(shí)用新型的示意性實(shí)施例及其說明用于解釋本實(shí)用新型，并不構(gòu)成對本實(shí)用新型的不當(dāng)限定。在附圖中:
[0017]圖1為本實(shí)用新型實(shí)施例提供的智能變電設(shè)備的三層結(jié)構(gòu)示意圖；
[0018]圖2為本實(shí)用新型實(shí)施例提供的硬件組成及總線連接圖示意圖；
[0019]圖3為本實(shí)用新型實(shí)施例提供的FPGA擴(kuò)展板示意圖。
【具體實(shí)施方式】
[0020]下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例。基于本實(shí)用新型實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。
[0021]需要說明的是，在不沖突的情況下，本實(shí)用新型實(shí)施例及實(shí)施例中的特征可以相互組合。
[0022]下面結(jié)合附圖，對本實(shí)用新型的各實(shí)施例作進(jìn)一步說明:
[0023]參照圖1，其為智能變電設(shè)備的典型三層結(jié)構(gòu)示意圖。智能變電設(shè)備主要包括過程層、間隔層和站控層。其中，本實(shí)施例提出一種智能變電設(shè)備的數(shù)據(jù)傳輸系統(tǒng)，主要可應(yīng)用于智能變電設(shè)備的智能終端設(shè)備，這里，智能變電設(shè)備的智能終端設(shè)備主要指智能變電設(shè)備保護(hù)測控設(shè)備、智能變電設(shè)備合并設(shè)備、智能變電設(shè)備智能終端。智能變電設(shè)備保護(hù)測控設(shè)備是間隔層設(shè)備，合并設(shè)備與智能終端屬于過程層設(shè)備。間隔層的保護(hù)測控設(shè)備主要接收SV報(bào)文和收發(fā)GOOSE數(shù)據(jù)，合并設(shè)備主要發(fā)送SV報(bào)文，智能終端收發(fā)GOOSE數(shù)據(jù)。通常，保護(hù)測控設(shè)備需要與多臺合并設(shè)備、智能終端采樣光纖以太網(wǎng)點(diǎn)對點(diǎn)或通過交換機(jī)相連接。
[0024]數(shù)據(jù)傳輸系統(tǒng)設(shè)置于智能變電設(shè)備的保護(hù)測控設(shè)備與智能變電設(shè)備的合并設(shè)備及智能終端上，保護(hù)測控設(shè)備用于接收SV報(bào)文和收發(fā)G00SE報(bào)文，合并設(shè)備用于發(fā)送SV報(bào)文，智能終端用于收發(fā)G00SE報(bào)文。
[0025]本實(shí)施例中，數(shù)據(jù)傳輸系統(tǒng)包括FPGA數(shù)據(jù)采集擴(kuò)展板及CPU核心插件板，F(xiàn)PGA數(shù)據(jù)采集擴(kuò)展板與CPU核心插件板通過PC1-E (PCI Express，外設(shè)部件互連擴(kuò)展接口)背板總線相連接，用于傳輸DMA數(shù)據(jù)、收發(fā)SV和G00SE報(bào)文及編解碼。
[0026]上述實(shí)施例中，由于SV報(bào)文的特點(diǎn)是數(shù)據(jù)格式固定，報(bào)文發(fā)送時(shí)間間隔固定，報(bào)文發(fā)送間隔250微秒，且要求間隔誤差小于1微妙。G00SE報(bào)文的特點(diǎn)是一旦報(bào)文數(shù)據(jù)集的數(shù)據(jù)項(xiàng)有變化，就需要快速發(fā)送，之后反時(shí)限延時(shí)間隔發(fā)送，最后按固定時(shí)間間隔(心跳)發(fā)送。SV和G00SE需要實(shí)時(shí)處理，且SV報(bào)文時(shí)間間隔短并有可能是多組報(bào)文同時(shí)收發(fā)，所以如何快速、穩(wěn)定的完成SV和G00SE報(bào)文的收發(fā)是智能終端設(shè)備的關(guān)鍵技術(shù)。因此，上述實(shí)施例采用PC1-E總線與通常采用的Local Bus和PCI總線相比更加快速可靠，并采用了FPGA去實(shí)現(xiàn)PC1-E總線和SV、G00SE報(bào)文的收發(fā)處理，使得產(chǎn)品更好的滿足了快速、穩(wěn)定的完成SV和G00SE報(bào)文的需求。
[0027]上述實(shí)施例中，F(xiàn)PGA數(shù)據(jù)采集擴(kuò)展板是一個獨(dú)立的裝置插件，與CPU核心插件板通過背板的PC1-E總線相連。FPGA數(shù)據(jù)采集擴(kuò)展板通過對FPGA的編程實(shí)現(xiàn)PC1-E總線DMA數(shù)據(jù)傳輸功能、SV和G00SE報(bào)文的收發(fā)報(bào)文的編解碼功能。SV和G00SE的收發(fā)數(shù)據(jù)通過PC1-E總線的DMA數(shù)據(jù)傳輸功能實(shí)現(xiàn)與CPU核心板的數(shù)據(jù)交互。
[0028]參照圖2-3所示，作為一種可選的實(shí)施方式，上述FPGA數(shù)據(jù)采集擴(kuò)展板可以包括以下組成結(jié)構(gòu):
[0029]1)網(wǎng)口模塊，用于接收以太網(wǎng)的數(shù)據(jù)；
[0030]2) SV處理器，與網(wǎng)口模塊連接，用于收發(fā)SV報(bào)文及對SV報(bào)文編解碼；
[0031]3)G00SE處理器，與網(wǎng)口模塊連接，用于接收G00SE報(bào)文。
[0032]4) DMA控制器，與SV處理器和G00SE處理器連接，用于將SV報(bào)文和G00SE報(bào)文的有效數(shù)據(jù)通過DMA的方式寫入PC1-E模塊；
[0033]5) PC1-E模塊，通過PC1-E背板總線與CPU核心插件板連接，用于收發(fā)PC1-E數(shù)據(jù)及實(shí)現(xiàn)PC1-E協(xié)議管理。
[0034]可選的是，上述G00SE處理器還可用于對發(fā)送的G00SE報(bào)文進(jìn)行編碼、以及用于對接收的G00SE報(bào)文進(jìn)行解碼。占用FPGA資源太多，使得FPGA的規(guī)模過大，價(jià)格成本過高，要比CPU實(shí)現(xiàn)G00SE報(bào)文的編解碼貴兩倍左右。其不僅是編解碼占用的資源、還有G00SE斷鏈等G00SE報(bào)文的監(jiān)控功能也要由FPGA來實(shí)現(xiàn)，且FPGA不擅長做這類工作導(dǎo)致資源嚴(yán)重浪費(fèi)。
[0035]與FPGA數(shù)據(jù)采集擴(kuò)展板對G00SE報(bào)文進(jìn)行編解碼的方式可替代的是，CPU核心插件板可用于對發(fā)送的GOOSE報(bào)文進(jìn)行編碼、以及用于對接收的GOOSE報(bào)文進(jìn)行解碼。這里，采用CPU核心插件板對發(fā)送的GOOSE報(bào)文進(jìn)行編解碼雖然速度相對較慢，但能夠滿足國網(wǎng)相關(guān)標(biāo)準(zhǔn)的要求，CPU實(shí)現(xiàn)GOOSE報(bào)文的編解碼和GOOSE報(bào)文正確性的監(jiān)控全部由軟件來實(shí)現(xiàn)，充分發(fā)揮了 CPU的優(yōu)勢，同時(shí)使得成本較低。雖然對CPU的要求高了，但CPU的成本要比FPGA便宜的多。在本方案中CPU采用Freescale公司的P1010，成本不過$20，速度高達(dá)800M，Cpu的負(fù)荷率在30%左右，這也是我們采用A方案的理由。
[0036]作為一種可選的實(shí)施方式，上述實(shí)施例中的數(shù)據(jù)傳輸系統(tǒng)還可包括:對時(shí)及同步裝置，用于監(jiān)測系統(tǒng)中各模塊的運(yùn)行狀態(tài)是否同步。
[0037]上述各實(shí)施例利用FPGA和PC1-E總線實(shí)現(xiàn)SV和G00SE報(bào)文數(shù)據(jù)DMA (DirectMemory Access，直接存儲器訪問)快速高效傳輸?shù)姆桨福?br>[0038]需要說明的是，上述各實(shí)施例中，PCI