專利名稱：使用于鎖相回路之高速可程序同步計(jì)數(shù)器的制作方法
背景計(jì)算機(jī)硬盤機(jī)，亦如同所知之固定硬盤機(jī)或硬件機(jī)，已經(jīng)變成一事實(shí)上計(jì)算機(jī)系統(tǒng)資料儲(chǔ)存的標(biāo)準(zhǔn)。他們的激增可被直接地歸因于他們的低價(jià)格，高儲(chǔ)存容量以及可信度，除了廣泛的可用性，還有低功率消耗，快速資料轉(zhuǎn)移速度且降低物理尺寸。
硬盤機(jī)典型地包含一或多旋轉(zhuǎn)磁性盤被裝進(jìn)一環(huán)境控制的空間中。硬件機(jī)裝置可能具有幾個(gè)讀/寫頭其介于磁性盤之接口。磁盤驅(qū)動(dòng)器裝置可能更包含電子裝置用來讀以及寫資料以及用來與其它裝置接合。電子裝置系被與讀/寫頭接合且包含電路以控制接頭位置以及產(chǎn)生或感應(yīng)轉(zhuǎn)盤上之電磁場(chǎng)。電子裝置將從一主機(jī)裝置接收之資料轉(zhuǎn)碼，例如一人計(jì)算機(jī)，以及將該資料翻譯成磁性編碼，其系被寫到轉(zhuǎn)盤之上。當(dāng)資料被要求，電子裝置定位該資料，感應(yīng)磁性編碼，且轉(zhuǎn)譯編碼為二進(jìn)制的數(shù)字?jǐn)?shù)據(jù)。錯(cuò)誤檢查以及修正可能亦被應(yīng)用于確認(rèn)精確的資料儲(chǔ)存以及恢復(fù)。
讀/寫頭偵測(cè)以及紀(jì)錄被編碼的資料為磁通量的面積。資料系藉由在兩鄰近的轉(zhuǎn)盤區(qū)域之一逆轉(zhuǎn)的通量之存在或缺乏來編碼。資料可能使用一如所知之”波峰偵測(cè)”的方法被讀取，藉由該方法，一分予讀/寫頭之電壓波峰系被偵測(cè)當(dāng)一通量逆轉(zhuǎn)通過讀/寫頭時(shí)。然而，增加儲(chǔ)存密度，需要減少的波峰振幅，更好的訊號(hào)辨別以及更高的轉(zhuǎn)盤旋轉(zhuǎn)速度都將波峰推至更接近鄰近。因此，波峰偵測(cè)方法變?yōu)楦拥貜?fù)雜。
在讀/寫頭以及翻譯磁性編碼方法已經(jīng)有進(jìn)展。例如，磁阻(MR)讀/寫磁頭已經(jīng)被發(fā)展。MR磁頭已經(jīng)被設(shè)計(jì)具有增加敏感度以及增加訊號(hào)辨別。此外，如同所知的技術(shù)部分作出響應(yīng)最大可能性(PRML)已經(jīng)被發(fā)展。PRML基于磁盤驅(qū)動(dòng)器裝置功能基于一實(shí)施于磁盤驅(qū)動(dòng)器電子裝置的算法以讀取由磁通量逆轉(zhuǎn)所產(chǎn)生之模擬波形。取代尋找波峰值，PRML基于數(shù)字地機(jī)樣品模擬波形(部分作出響應(yīng))以及完成先進(jìn)的訊號(hào)處理技術(shù)以決定由波形(最大可能性)所表現(xiàn)之一最相似的位模式。PRML技術(shù)容許磁性訊號(hào)中更多噪聲，允許使用較低品質(zhì)的轉(zhuǎn)盤以及讀/寫磁頭，其亦增加制造產(chǎn)率以及較低成本。
由于硬件機(jī)裝置典型地由例如儲(chǔ)存成本/單元、資料轉(zhuǎn)換速度、功率需求以及形狀因素(物理尺寸)的因素而構(gòu)成差異，對(duì)于增大的硬件機(jī)裝置組件有一需要證明在增加儲(chǔ)存容量、操作速度、可信度以及功率效率是有成本效益的。例如，PRML電子裝置可能包含一鎖相回路(PLL)其提供一回饋時(shí)脈訊號(hào)用以同步化以PRML為基礎(chǔ)的硬件機(jī)裝置之讀以及寫的操作?；仞仌r(shí)脈訊號(hào)可能由一計(jì)數(shù)器從一電壓控制震蕩器(VCO)之輸出時(shí)脈訊號(hào)被衍生。該計(jì)數(shù)器，亦被參考如一分配者，當(dāng)一所需的數(shù)量的高速時(shí)脈脈沖已經(jīng)被計(jì)數(shù)時(shí)藉由產(chǎn)生一時(shí)脈脈沖衍生回饋時(shí)脈訊號(hào)。據(jù)此，計(jì)數(shù)器提供一回饋時(shí)脈訊號(hào)具有輸出時(shí)脈之一標(biāo)準(zhǔn)頻率。
因VCO輸出時(shí)脈訊號(hào)頻率增加，對(duì)于較大的計(jì)數(shù)器以提供具有VCO輸出時(shí)脈訊號(hào)頻率之一所需的標(biāo)準(zhǔn)頻率的一回饋時(shí)脈訊號(hào)的需要亦增加。然而，當(dāng)計(jì)數(shù)器尺寸長(zhǎng)大，則計(jì)數(shù)器速度減少。計(jì)數(shù)器設(shè)計(jì)可能提供增加的速度但是不可程序化。
據(jù)此，在此技術(shù)中，對(duì)一高速可程序化的同步計(jì)數(shù)器有一需要。
發(fā)明簡(jiǎn)述一高速可程序化同步計(jì)數(shù)器其可被使用于一部份作出響應(yīng)、最大可能性(PRML)讀/寫頻道系被揭露。計(jì)數(shù)器，亦被參考如一分配器，可被提供于一鎖相回路(PLL)之回饋電路中。計(jì)數(shù)器從鎖相回路中一電壓控制震蕩器(VCO)之一輸出時(shí)脈訊號(hào)衍生一回饋時(shí)脈訊號(hào)。
一可程序化同步高速計(jì)數(shù)器之實(shí)施例包含一時(shí)脈輸出；一最無意義位計(jì)數(shù)器；一最有意義位計(jì)數(shù)器；一計(jì)數(shù)輸入電路；以及一計(jì)數(shù)器輸出電路。時(shí)脈輸入可能被配置以接收一時(shí)脈訊號(hào)于一輸入節(jié)點(diǎn)上。時(shí)脈訊號(hào)可能為一由一VCO所提供之高速輸出時(shí)脈。
最無意義位計(jì)數(shù)器可能與時(shí)脈輸入節(jié)點(diǎn)耦合。最無意義位計(jì)數(shù)器系配置以減少一最無意義位計(jì)數(shù)值以因應(yīng)一時(shí)脈訊號(hào)。最無意義位計(jì)數(shù)器更提供一訊號(hào)在一輸出節(jié)點(diǎn)于最無意義位計(jì)數(shù)器當(dāng)最無意義位計(jì)數(shù)器減少至一零計(jì)數(shù)值時(shí)。
最有意義位計(jì)數(shù)器可能被與最無意義位輸出節(jié)點(diǎn)耦合。當(dāng)最無意義位計(jì)數(shù)器提供零計(jì)數(shù)訊號(hào)于輸出節(jié)點(diǎn)，最有意義位計(jì)數(shù)器減少一最有意義位的計(jì)數(shù)值。最有意義的位計(jì)數(shù)器亦提供一訊號(hào)于一輸出節(jié)點(diǎn)對(duì)于最有意義的位零當(dāng)最有意義的位計(jì)數(shù)器減少至一零計(jì)數(shù)值時(shí)。
最無意義位計(jì)數(shù)器可能因?yàn)樽钣幸饬x的位計(jì)數(shù)器更被與輸出節(jié)點(diǎn)耦合。最無意義的位計(jì)數(shù)器重置為一最高計(jì)數(shù)值對(duì)于最無意義的位計(jì)數(shù)器，當(dāng)最無意義的位計(jì)數(shù)器而具有一零計(jì)數(shù)值且最有意義的位輸出訊號(hào)具有一非零計(jì)數(shù)值時(shí)。最無意義的位以及最有意義的位計(jì)數(shù)器重新加載一初始狀態(tài)當(dāng)最無意義的位以及最有意義的位計(jì)數(shù)器而具有一零計(jì)數(shù)值時(shí)。
計(jì)數(shù)輸入電路接收一計(jì)數(shù)值其系被程序化進(jìn)入計(jì)數(shù)器中。計(jì)數(shù)值系包含最無意義的位以及最有意義的位。計(jì)數(shù)輸入電路程序化初始狀態(tài)對(duì)于最無意義的位計(jì)數(shù)器使用最無意義的位且程序化最有意義的位計(jì)數(shù)器使用最有意義的位。
計(jì)數(shù)器輸出系被與最無意義的位計(jì)數(shù)器以及最有意義的位計(jì)數(shù)器之輸出耦合。計(jì)數(shù)器輸出電路提供一時(shí)脈脈沖于一計(jì)數(shù)器輸出節(jié)點(diǎn)，以因應(yīng)最無意義的位零態(tài)訊號(hào)以及最有意義的位零態(tài)訊號(hào)。
計(jì)數(shù)高速時(shí)脈脈沖之方法的實(shí)例包含步驟為接收一時(shí)脈訊號(hào)；接收一計(jì)數(shù)值，其包含最無意義的位以及最有意義的位；使用最無意義的位程序化一最無意義的位計(jì)數(shù)器且使用最有意義的位程序化一最有意義的位計(jì)數(shù)器；減少最無意義位計(jì)數(shù)器以因應(yīng)時(shí)脈訊號(hào)且產(chǎn)生一最無意義位之零計(jì)數(shù)訊號(hào)當(dāng)最無意義位計(jì)數(shù)器而具有一零值時(shí)；減少最有意義位計(jì)數(shù)器以因應(yīng)最無意義位之零計(jì)數(shù)訊號(hào)且產(chǎn)生一最有意義位之零計(jì)數(shù)訊號(hào)當(dāng)最有意義位計(jì)數(shù)器而具有一零值時(shí)；以及產(chǎn)生一輸出訊號(hào)以因應(yīng)最無意義位之零計(jì)數(shù)訊號(hào)以及最有意義位之零計(jì)數(shù)訊號(hào)。
本發(fā)明簡(jiǎn)介之前述討論系被提供僅藉由介紹的方式。在此部份沒有任何應(yīng)該被限制如同權(quán)利要求中所述，其定義本發(fā)明的范圍。本發(fā)明之另外的目的以及優(yōu)點(diǎn)將被提出于下列敘述中，以及在某程度上將明顯地從敘述，或可能被學(xué)習(xí)藉由本發(fā)明的實(shí)施。本發(fā)明的目的以及優(yōu)點(diǎn)可能被了解且獲得藉由特別地在權(quán)利要求中指出之結(jié)合以及手段。
圖標(biāo)簡(jiǎn)要說明

圖1A描述一示范的硬件機(jī)裝置耦合一主機(jī)裝置之一方塊圖；圖1B描述使用一硬件機(jī)裝置伴隨讀/寫磁頻道之方塊圖2系一方塊圖描述一讀/寫頻道之一示范的鎖相回路；圖3系一鎖相回路之一高速可程序化同步計(jì)數(shù)器之方塊圖；圖4說明一高速可程序化同步計(jì)數(shù)器之狀態(tài)圖；圖5系一高速可程序化同步計(jì)數(shù)器之一最無意義位計(jì)數(shù)器組件之一方塊圖；圖6系一高速可程序化同步計(jì)數(shù)器之一最有意義位計(jì)數(shù)器組件之方塊圖；圖7系一最無意義位計(jì)數(shù)器之邏輯電路之摘要圖；圖8系一最有意義位計(jì)數(shù)器之邏輯電路之摘要圖；圖9說明一流程圖根據(jù)計(jì)數(shù)高速時(shí)脈脈沖之一示范的方法。
詳細(xì)說明此處所數(shù)之實(shí)施例關(guān)于一部份作出響應(yīng)，最大可能性(PRML)為基礎(chǔ)之讀/寫頻道。讀/寫頻道系與一硬件裝置之讀/寫磁頭耦合。此處，措詞”耦合”系定義為表示直接地連接至或間接的連接經(jīng)過一或多中間組件。此中間組件可能包含硬件或軟件基礎(chǔ)組件。讀/寫頻道將數(shù)字資料從一主機(jī)裝置轉(zhuǎn)變成電子脈沖以控制一讀/寫磁頭雌性地讀以及紀(jì)錄資料到硬盤中。在讀的操作期間，讀/寫頻道接收一模擬波形磁性地由讀/寫磁頭感應(yīng)且轉(zhuǎn)變其波形為數(shù)字資料而儲(chǔ)存于硬盤中。
圖標(biāo)的實(shí)施例提供一高速可程序化同步計(jì)數(shù)器(高速計(jì)數(shù)器)使用于一PRML基礎(chǔ)的讀/寫頻道之鎖相回路(PLL)。高速計(jì)數(shù)器從一電壓控制震蕩器(VCO)產(chǎn)生之一高速輸出時(shí)脈衍生一時(shí)脈訊號(hào)。時(shí)脈訊號(hào)系被衍生藉由當(dāng)一被程序化的數(shù)量的VCO輸出時(shí)脈訊號(hào)脈沖已經(jīng)在一計(jì)數(shù)器輸入節(jié)點(diǎn)被接收時(shí)產(chǎn)生一時(shí)脈訊號(hào)脈沖于一計(jì)數(shù)器輸出節(jié)點(diǎn)。據(jù)此，高速計(jì)數(shù)器提供一時(shí)脈訊號(hào)，其具有一VCO輸出時(shí)脈訊號(hào)之標(biāo)準(zhǔn)頻率。
高速計(jì)數(shù)器可能被程序化以產(chǎn)生一具有所需VCO輸出時(shí)脈訊號(hào)之標(biāo)準(zhǔn)頻率時(shí)脈訊號(hào)。時(shí)脈訊號(hào)可能被使用在一PLL之回饋電路，以控制VCO輸出時(shí)脈訊號(hào)之頻率。例如，當(dāng)其需要VCO輸出時(shí)脈訊號(hào)以具有一頻率其系為一參考時(shí)脈訊號(hào)之頻率的20倍，則計(jì)數(shù)器倍程序化以一計(jì)數(shù)值為20。由一計(jì)數(shù)值20，高速計(jì)數(shù)器將產(chǎn)生一時(shí)脈訊號(hào)為每20脈沖之VCO輸出時(shí)脈訊號(hào)。時(shí)脈訊號(hào)脈沖共同地將形成一回饋時(shí)脈訊號(hào)。回饋時(shí)脈訊號(hào)可能被與參考時(shí)脈訊號(hào)比較且VCO被調(diào)整以提供一VCO輸出時(shí)脈訊號(hào)，其系參考時(shí)脈訊號(hào)的20倍。當(dāng)參考時(shí)脈訊號(hào)具有一頻率為40MHz，舉例來說，則VCO輸出時(shí)脈訊號(hào)將為同步化于20倍的參考時(shí)脈訊號(hào)頻率而具有一頻率為800MHZ。
本實(shí)施例將被解釋以參考隨附的圖1至九?，F(xiàn)在參考圖1A，一硬件機(jī)裝置100耦合一主機(jī)裝置112之方塊圖被顯示。為了更加清晰，一些組件，例如一伺服/促動(dòng)器電動(dòng)機(jī)控制，均未顯示。機(jī)裝置100包含磁性表面以及軸電動(dòng)機(jī)102，讀/寫磁頭以及促動(dòng)機(jī)配件104，前置擴(kuò)大機(jī)106，一讀/寫頻道108以及一控制器110。前置擴(kuò)大器106系與讀/寫頻道108耦合經(jīng)由接口114以及116?？刂破?10與讀/寫頻道108經(jīng)由接口118以及120交界。
為了從硬盤100讀取，主機(jī)裝置112提供一位置識(shí)別器其辨別磁盤驅(qū)動(dòng)器裝置上數(shù)據(jù)的位置，如一圓柱以及扇形地址。控制器110接收此地址以及決定轉(zhuǎn)盤102上資料之物理位置。控制器110接著移動(dòng)讀/寫磁頭進(jìn)入適合的位置以旋轉(zhuǎn)于接近讀/寫磁頭104。當(dāng)數(shù)據(jù)旋轉(zhuǎn)時(shí)，讀/寫磁頭104感應(yīng)逆轉(zhuǎn)通量之存在或缺乏，產(chǎn)生一束的模擬訊號(hào)資料。此資料系被通過到前置擴(kuò)大器106其放大訊號(hào)且通過資料到讀/寫頻道108經(jīng)由接口114。如同下面將被討論，讀/寫頻道接收被放大的模擬波形從前置擴(kuò)大器106且譯碼此波形為其所顯示之?dāng)?shù)字二進(jìn)制的資料。此數(shù)字二進(jìn)制數(shù)據(jù)系接著經(jīng)過控制器110經(jīng)由接口118。控制器110以?；b置112為硬件機(jī)裝置100接口且可能包含額外的功能，例如快取或錯(cuò)誤偵測(cè)/修正功能，打算增加操作速度以及/或硬件機(jī)裝置100之可信度。
對(duì)于寫的操作，主機(jī)裝置112提供控制器110具有二進(jìn)制數(shù)字資料被寫以及寫入該數(shù)據(jù)之位置，如圓柱以及扇形地址?？刂破?10移動(dòng)讀/寫磁頭104至一設(shè)計(jì)的位置且傳送二進(jìn)制的數(shù)字?jǐn)?shù)據(jù)被寫至讀/寫頻道108經(jīng)由接口120。讀/寫頻道108接收二進(jìn)制的數(shù)字資料，將其編碼且產(chǎn)生一模擬訊號(hào)其被使用以機(jī)讀/寫磁頭104給予適當(dāng)?shù)拇磐磕孓D(zhuǎn)到表現(xiàn)二進(jìn)制數(shù)字資料之磁性轉(zhuǎn)盤102之上。訊號(hào)被傳送至前置擴(kuò)大器106經(jīng)由接口116其機(jī)讀/寫磁頭104。
參考圖1B，一示范的讀/寫頻道108系被顯示其支持部分作出響應(yīng)最大可能性(PRML)編碼技術(shù)使用于圖1A之硬件機(jī)裝置100。為了清晰，一些組件已經(jīng)被省略。讀/寫頻道108可能被執(zhí)行如同一集成電路使用一互補(bǔ)的金屬氧化物半導(dǎo)體(CMOS)方法之晶體管具有一有效頻道長(zhǎng)度0.18微米。其將被鑒別其它處理技術(shù)以及特征尺寸可能被使用且此處所揭露之電路系統(tǒng)可能被進(jìn)一步與其它電路系統(tǒng)整合，包含硬盤電子裝置例如硬盤控制器邏輯。如同已經(jīng)描述的，讀/寫頻道108在二進(jìn)制數(shù)字資料以及轉(zhuǎn)盤102上表現(xiàn)磁通量之模擬訊號(hào)之間轉(zhuǎn)變。讀/寫頻道108系被分割成兩個(gè)主要部分，讀取路徑156以及寫入路徑158。
寫入路徑158包含一平行于串聯(lián)之整流器144，一進(jìn)行長(zhǎng)度限制的編碼器(RLL)146，一同位編碼器148，一寫入預(yù)先補(bǔ)整電路150以及一機(jī)電路152。平行于串聯(lián)之整流器144從主機(jī)裝置112經(jīng)由接口120以一時(shí)間內(nèi)8位接收資料。整流器144使輸入資料連續(xù)且傳送一連串的位束至RLL編碼器146。RLL編碼器146將連續(xù)位束編碼成為象征性的二進(jìn)制序列根據(jù)一行進(jìn)長(zhǎng)度限制的算法來記錄于轉(zhuǎn)盤102上。示范的RLL編碼器可能使用一32/33位象征密碼以確定通量逆轉(zhuǎn)系被適當(dāng)?shù)馗糸_且沒有通量逆轉(zhuǎn)之長(zhǎng)串資料系不被紀(jì)錄。RLL編碼資料系接著傳遞到同位編碼器148，其加入一同位位到資料中。在示范的同位編碼器148中，偶數(shù)同位系被使用以確定長(zhǎng)串的0以及1系不被紀(jì)錄因?yàn)榇吮患o(jì)錄的資料之磁性特性。同位編碼的資料可能隨后被處理如一模擬訊號(hào)而非一數(shù)字訊號(hào)。模擬訊號(hào)系傳遞至一寫入預(yù)先補(bǔ)整電路150，其動(dòng)態(tài)地調(diào)整位束之脈沖寬度以負(fù)責(zé)在紀(jì)錄程序中之磁扭曲。被調(diào)整的模擬訊號(hào)被傳遞至一機(jī)電路152，其機(jī)訊號(hào)到前置擴(kuò)大器106經(jīng)由接口116以機(jī)讀/寫磁頭104且紀(jì)錄資料。示范的機(jī)電路152包含一偽放射器結(jié)合邏輯(PECL)機(jī)電路，其產(chǎn)生一獨(dú)特的輸出至前置擴(kuò)大器106。
讀取路徑156包含一減少電路/輸入阻抗122，一可變獲得擴(kuò)大器(VGA)124，一磁阻不對(duì)稱線性化器(MRA)126，一連續(xù)時(shí)間過濾器(CTF)128，一緩沖器130，一模擬對(duì)數(shù)字轉(zhuǎn)換器(ADC)132，一有限脈沖作出響應(yīng)(FIR)過濾器134，一插入時(shí)脈恢復(fù)(ITR)電路136，一Vertibi算法偵測(cè)器138，一同位偵測(cè)器140以及一行進(jìn)長(zhǎng)度限制(RLL)偵測(cè)器142。從轉(zhuǎn)盤102藉由讀/寫磁頭104被感應(yīng)之?dāng)U大的磁訊號(hào)系由讀/寫頻道108經(jīng)由接口114接收。表現(xiàn)被感應(yīng)的磁訊號(hào)之模擬訊號(hào)波形系首先穿過一輸入阻抗122，其系一開關(guān)電路用以使訊號(hào)減弱且負(fù)責(zé)任何輸入的阻抗。被減弱的訊號(hào)接著被傳遞至一VGA124擴(kuò)大該訊號(hào)。被擴(kuò)大的訊號(hào)系接著被傳遞至MRA 126調(diào)整訊號(hào)任何在紀(jì)錄程序中所造成之扭曲失真。實(shí)質(zhì)上，MRA 126執(zhí)行寫入路徑158中寫入預(yù)先補(bǔ)整電路150之相反的功能。訊號(hào)系接著被通過CTF128，其可能實(shí)質(zhì)上為一低通過過濾器，用以過濾掉噪聲。被過濾之訊號(hào)系接著傳遞至ADC 132經(jīng)由緩沖器130其取模擬訊號(hào)之樣品且轉(zhuǎn)變其為一數(shù)字訊號(hào)。數(shù)字訊號(hào)系接著傳遞到一FIR過濾器134且接著再被傳遞到一時(shí)脈恢復(fù)電路136。
時(shí)脈恢復(fù)電路136可能被連接(無顯示于途中)至FIT過濾器134，MRA 126以及VGA 124在一回饋方向用以調(diào)整這些電路根據(jù)接收的訊號(hào)以提供時(shí)脈補(bǔ)整。示范的FIR過濾器134可能為一10-tap的FIR過濾器。數(shù)字訊號(hào)系接著傳遞至Viterbi算法偵測(cè)器138，其決定數(shù)字訊號(hào)所表現(xiàn)之二進(jìn)制的位模式使用數(shù)字訊號(hào)程序技術(shù)。示范的Viterbi演算偵測(cè)器138使用一32狀態(tài)Viterbi處理器。數(shù)字訊號(hào)所表示之二進(jìn)制的資料系接著傳遞至同位偵測(cè)器140，其移除同位位，且接著傳遞到RLL偵測(cè)器142。RLL偵測(cè)器142將二進(jìn)制的RLL編碼符號(hào)轉(zhuǎn)譯為實(shí)際的二進(jìn)制數(shù)據(jù)。此資料接著傳遞到控制器110經(jīng)由接口118。
讀/寫頻道108更包含一時(shí)脈合成器154其可能包括一鎖相回路(PLL)。參考圖2，一示范的PLL電路200其包括一高速可程序化同步計(jì)數(shù)器(計(jì)數(shù)器)210被顯示。PLL包括一相偵測(cè)器202，一充電幫浦204，一回路過濾器206，一電壓控制震蕩器(VCO)208，以及計(jì)數(shù)器210被提供于一回饋回路中而介于VCO 208以一相偵測(cè)器202之間。
相偵測(cè)器202比較兩輸入訊號(hào)，決定輸入訊號(hào)之間的一延遲且產(chǎn)生控制訊號(hào)相關(guān)于延遲于一輸出上。相偵測(cè)器202輸出可能與充電幫浦204耦合。因應(yīng)從相偵測(cè)器202之控制訊號(hào)，充電幫浦204充電或放電回路過濾器206藉由提供正或負(fù)電流，分別地，在一回路過濾器節(jié)點(diǎn)220。回路過濾器206維持一電壓在回路過濾器節(jié)點(diǎn)220上。VCO208系被與回路過濾器節(jié)點(diǎn)220耦合。VCO產(chǎn)生一VCO輸出時(shí)脈訊號(hào)于一輸出時(shí)脈節(jié)點(diǎn)222上因應(yīng)在回路過濾器節(jié)點(diǎn)220上之電壓。VCO208使VCO輸出時(shí)脈訊號(hào)之頻率變更基于回路過濾器節(jié)點(diǎn)220的電壓。
充電幫浦204可為任何傳統(tǒng)設(shè)計(jì)的充電幫浦其被配置以提供電流到一回路過濾器節(jié)點(diǎn)。充電幫浦204可能包括一上電流源224選擇性地與回路過濾器206耦合在回路過濾器節(jié)點(diǎn)220。充電幫浦204更可能包含一下電流源226選擇性地與回路過濾器206耦合在回路過濾器節(jié)點(diǎn)220。在一實(shí)施例中，充電幫浦系被描述于一般讓渡的美國(guó)專利申請(qǐng)?zhí)枺撸撸撸撸撸?，?biāo)題”LOW VOLTAGE CHARGE PUMP FOR PHASELOCKED LOOP”，Michael A.Ruegg et a1.申請(qǐng)于2001年五月十五日，其系整體被合并入此處參考。
充電幫浦204更可能包含一偏移消去電路，以消除從相偵測(cè)器202以及充電幫浦204之偏移量。在一實(shí)施例中偏移量消去電路系被描述于眾所周知讓度的美國(guó)專利申請(qǐng)?zhí)枺撸撸撸撸撸?，?biāo)題為”O(jiān)FFSETCANCELLATION OF CHARGE PUMP BASED PHASE DETECTOR”由Michael A.Ruegg et al.申請(qǐng)于2001年五月二十五日，其系完全并入此處參考。
回路過濾器206可能與充電幫浦204以及VCO 208耦合于回路過濾器節(jié)點(diǎn)220?；芈愤^濾器206可能為一傳統(tǒng)的低通量過濾器，包含電容裝置以及阻抗裝置(未顯示)?；芈愤^濾器206可維持在回路過濾節(jié)點(diǎn)之電壓基于提供至回路過濾器節(jié)點(diǎn)220之電流。
VCO 208可能與回路過濾器206耦合于回路過濾器節(jié)點(diǎn)220。VCO208產(chǎn)生一VCO輸出時(shí)脈訊號(hào)在一輸出節(jié)點(diǎn)222。VCO輸出時(shí)脈訊號(hào)系被使用在PRML之硬件裝置來合成讀以及寫的操作。
計(jì)數(shù)器210可能與輸出時(shí)脈節(jié)點(diǎn)222耦合。VCO輸出時(shí)脈訊號(hào)被接收于高速計(jì)數(shù)器210之輸入。計(jì)數(shù)器210衍生一回饋計(jì)數(shù)訊號(hào)藉由計(jì)數(shù)VCO輸出計(jì)數(shù)訊號(hào)之脈沖以及對(duì)相繼輸出時(shí)脈脈沖之一程序化的數(shù)量之每一發(fā)生提供一回饋計(jì)數(shù)脈沖。時(shí)脈器提供回饋時(shí)脈脈沖于一計(jì)數(shù)器出節(jié)點(diǎn)228。經(jīng)由舉例，當(dāng)一VCO輸出時(shí)脈訊號(hào)在輸出時(shí)脈節(jié)點(diǎn)222具有一頻率為800MHz且計(jì)數(shù)器210系被程序化以計(jì)數(shù)20輸出時(shí)脈脈沖，計(jì)數(shù)器210將提供每一為20輸出時(shí)脈脈沖之一輸出時(shí)脈脈沖。據(jù)此，回饋時(shí)脈訊號(hào)將具有一頻率為40MHz(1/20th的VCO輸出訊號(hào))。
相偵測(cè)器202控制充電幫浦204充電或放電電位在回路過濾器節(jié)點(diǎn)238。相偵測(cè)器202包含一第一相偵測(cè)器輸入230以及一第二相偵測(cè)器輸入232。相偵測(cè)器202決定是否充電或放電回路過濾器206基于在第一輸入230以及第二輸入232之輸入訊號(hào)之間的一延遲。在一傳統(tǒng)的PLL電路中，一參考訊號(hào)系被提供于第一相偵測(cè)輸入230以及回饋時(shí)脈訊號(hào)系被提供至第二相偵測(cè)器輸入232。相偵測(cè)器202比較再回饋時(shí)脈訊號(hào)之間的延遲且控制充電幫浦204對(duì)回路過濾器206放電或充電?；芈愤^濾器節(jié)點(diǎn)220之電位系被調(diào)整至同步于具有參考時(shí)脈訊號(hào)之一增大邊緣之一回饋時(shí)脈之增大邊緣。
現(xiàn)在參考圖3，一高速可程序化同步計(jì)數(shù)器(高速計(jì)數(shù)器)210之實(shí)施例。計(jì)數(shù)器210具有一計(jì)數(shù)值輸入節(jié)點(diǎn)312，一時(shí)脈輸入節(jié)點(diǎn)314，以及一輸出節(jié)點(diǎn)320。計(jì)數(shù)器210可能被使用提供于計(jì)數(shù)值輸入節(jié)點(diǎn)312之一計(jì)數(shù)值N程序化。計(jì)數(shù)值N指定一數(shù)量藉其VCO輸出時(shí)脈訊號(hào)被分配以衍生回饋時(shí)脈訊號(hào)。計(jì)數(shù)值N以二進(jìn)制形式表現(xiàn)藉由多重位包含最無意義的位a<2:0>以及多重最有意義的位a<5:3>。
一時(shí)脈訊號(hào)系被提供于時(shí)脈輸入節(jié)點(diǎn)314。時(shí)脈訊號(hào)可能為一VCO208之輸出時(shí)脈訊號(hào)。計(jì)數(shù)器210系被配置以衍生回饋時(shí)脈訊號(hào)脈沖于輸出節(jié)點(diǎn)320被提供于時(shí)脈輸入節(jié)點(diǎn)314之時(shí)脈訊號(hào)之每一相繼N脈沖。據(jù)此，計(jì)數(shù)器210產(chǎn)生一具有頻率為1/N提供在時(shí)脈輸入節(jié)點(diǎn)314之時(shí)脈訊號(hào)之回饋時(shí)脈訊號(hào)。
計(jì)數(shù)器201包含一最無意義位計(jì)數(shù)器(LSB計(jì)數(shù)器)302，一最有意義位計(jì)數(shù)器(MSB)304，以及一輸出電路306。在計(jì)數(shù)值輸入節(jié)點(diǎn)312接收之最無意義的位a<2:0>被提供至LSB計(jì)數(shù)器302。相似的，在計(jì)數(shù)值輸入節(jié)點(diǎn)312接收之最有意義的位a<5:3>系被提供至MSB計(jì)數(shù)器304。LSB計(jì)數(shù)器302以及MSB計(jì)數(shù)器304系被安裝為并聯(lián)的具有可程序化連續(xù)計(jì)數(shù)狀態(tài)。LSB計(jì)數(shù)器302被程序化為一初始計(jì)數(shù)狀態(tài)其系被與最無意義的位a<2:0>聯(lián)合且MSB系被程序化為一初始狀態(tài)結(jié)合一最有意義的位。
LSB計(jì)數(shù)器302減少最無意義位計(jì)數(shù)狀態(tài)從初始狀態(tài)到一零計(jì)數(shù)狀態(tài)。對(duì)于每一時(shí)脈訊號(hào)之脈沖，LSB計(jì)數(shù)器302減少一單一計(jì)數(shù)狀態(tài)。當(dāng)LSB計(jì)數(shù)器302具有一零計(jì)數(shù)狀態(tài)，LSB計(jì)數(shù)器產(chǎn)生一零態(tài)訊號(hào)”1hit”在一LSB輸出節(jié)點(diǎn)316。當(dāng)LSB計(jì)數(shù)器而具有一非零狀態(tài)，LSB計(jì)數(shù)器產(chǎn)生一非零狀態(tài)訊號(hào)”n_1hit”于LSB輸出節(jié)點(diǎn)316。經(jīng)由舉例，當(dāng)最無意義的位a<2:0>具有一計(jì)數(shù)值”3”，LSB計(jì)數(shù)器302被程序化為初始狀態(tài)結(jié)合”3”。在每一后續(xù)的時(shí)脈脈沖期間被接收于時(shí)脈輸入節(jié)點(diǎn)314，LSB計(jì)數(shù)器302減少一單一狀態(tài)。當(dāng)LSB計(jì)數(shù)器302具有一零態(tài)，其發(fā)生在3時(shí)脈訊號(hào)脈沖之后，LSB計(jì)數(shù)器302產(chǎn)生一零態(tài)訊號(hào)”1hit”在LSB輸出節(jié)點(diǎn)316。
MSB計(jì)數(shù)器304系被與LSB輸出節(jié)點(diǎn)316耦合。MSB計(jì)數(shù)器304系被配置以減少最有意義的位計(jì)數(shù)狀態(tài)從初始狀態(tài)到一零計(jì)數(shù)狀態(tài)。對(duì)于每一時(shí)脈訊號(hào)之脈沖，MSB計(jì)數(shù)器304決定是否減少一后繼的MSB計(jì)數(shù)器狀態(tài)。MSB計(jì)數(shù)器304減少一單一狀態(tài)在一時(shí)脈脈沖的期間當(dāng)LSB計(jì)數(shù)器302產(chǎn)生零態(tài)訊號(hào)”1hit”在LSB輸出節(jié)點(diǎn)316。MSB計(jì)數(shù)器304在一時(shí)脈脈沖訊號(hào)期間并不改變MSB計(jì)數(shù)器狀態(tài)，當(dāng)LSB計(jì)數(shù)器產(chǎn)生非零狀態(tài)訊號(hào)”n_1hit”于LSB輸出節(jié)點(diǎn)316時(shí)。當(dāng)MSB計(jì)數(shù)器304具有一零計(jì)數(shù)狀態(tài)，MSB計(jì)數(shù)器304產(chǎn)生一零態(tài)訊號(hào)”mhit”于一MSB輸出節(jié)點(diǎn)318上。當(dāng)MSB計(jì)數(shù)器而具有一非零狀態(tài)，MSB計(jì)數(shù)器產(chǎn)生一非零訊號(hào)”n_mhit”于MSB輸出節(jié)點(diǎn)318。
在一實(shí)施例中，LSB計(jì)數(shù)器302可能被與MSB計(jì)數(shù)器輸出節(jié)點(diǎn)318耦合。LSB計(jì)數(shù)器302可能被配置以重置LSB計(jì)數(shù)狀態(tài)為一最高狀態(tài)在一時(shí)脈脈沖期間，當(dāng)LSB計(jì)數(shù)器302具有一零態(tài)且MSB計(jì)數(shù)器304具有一非零狀態(tài)訊號(hào)”n_mhit”被提供于MSB輸出節(jié)點(diǎn)時(shí)。在后續(xù)的時(shí)脈脈沖期間，LSB計(jì)數(shù)器302撿燒LSB計(jì)數(shù)器狀態(tài)到一零態(tài)LSB計(jì)數(shù)器302。當(dāng)LSB計(jì)數(shù)器302以及MSB計(jì)數(shù)器304每一具有一零計(jì)數(shù)狀態(tài)時(shí)，LSB計(jì)數(shù)器302可能被程序化為初始狀態(tài)以最無意義的位a<2:0>。相似地，當(dāng)LSB計(jì)數(shù)器302以及MSB計(jì)數(shù)器302每一具有一零計(jì)數(shù)狀態(tài)時(shí)，MSB計(jì)數(shù)器304可能被程序化為初始狀態(tài)以最有意義的位a<5:3>。LSB計(jì)數(shù)器302之零計(jì)數(shù)狀態(tài)可能藉由偵測(cè)產(chǎn)生于LSB計(jì)數(shù)輸出節(jié)點(diǎn)316之零計(jì)數(shù)訊號(hào)”1hit”決定。MSB計(jì)數(shù)器304之零計(jì)數(shù)狀態(tài)可能藉由偵測(cè)產(chǎn)生于MSB計(jì)數(shù)器輸出節(jié)點(diǎn)318之靈計(jì)數(shù)訊號(hào)”mhit”來決定。
提供于時(shí)脈輸入節(jié)點(diǎn)314之時(shí)脈訊號(hào)可能具有一多變的頻率。在一實(shí)施例中，時(shí)脈訊號(hào)具有一最大頻率為2.5GHz。計(jì)數(shù)器210可能至少為一6-位的同步計(jì)數(shù)器，其具有一3-位同步MSB計(jì)數(shù)器304與一3-位同步LSB計(jì)數(shù)器302同步化。其它實(shí)施例中，例如一8-位計(jì)數(shù)器而具有兩個(gè)4-位同步計(jì)數(shù)器，或一7-位計(jì)數(shù)器而具有一3-位計(jì)數(shù)器以及一4-位計(jì)數(shù)器可能被提供。
輸出電路306系被配置以為回饋時(shí)脈脈沖在輸出節(jié)點(diǎn)320之鎖閂。輸出電路306提供回饋時(shí)脈脈沖當(dāng)MSB計(jì)數(shù)器304產(chǎn)生一零態(tài)訊號(hào)”mhit”時(shí)且LSB計(jì)數(shù)器302產(chǎn)生一零態(tài)訊號(hào)”1hit”。輸出電路306可能包含一閘308以及一鎖閂310。閘308系與輸出節(jié)點(diǎn)316及318耦合。當(dāng)”mhit”以及”1hit”具有一邏輯值”1”閘308提供一訊號(hào)到鎖閂310。相應(yīng)地，鎖閂310產(chǎn)生一時(shí)脈脈沖到輸出節(jié)點(diǎn)320。在一實(shí)施例中，閘308系一活級(jí)AND閘以及鎖閂310為一D-型的正反器。輸出電路306可能與邏輯閘308以及鎖閂310之任何結(jié)合實(shí)施。例如，閘308可為任何多輸入，單輸出邏輯閘，如一OR閘，一NADN閘，NOR閘，XOR閘或多任務(wù)器。相似地，鎖閂310，可能為任何設(shè)計(jì)正反器，例如一S/R-型正反器，或一J/K型正反器。
現(xiàn)在參考圖4，示范的狀態(tài)圖4 00被顯示一6-位同步計(jì)數(shù)器而具有兩個(gè)3-位的計(jì)數(shù)器。狀態(tài)途中包含一LSB計(jì)數(shù)器狀態(tài)圖402以及一MSB計(jì)數(shù)器狀態(tài)圖404。LSB計(jì)數(shù)器狀態(tài)圖402包含一計(jì)數(shù)電路之LSB計(jì)數(shù)器302之狀態(tài)圖406以及LSB計(jì)數(shù)器302之輸出訊號(hào)之一狀態(tài)圖408。MSB計(jì)數(shù)器狀態(tài)圖404包含MSB計(jì)數(shù)器304之一計(jì)數(shù)電路之狀態(tài)圖410以及MSB計(jì)數(shù)器304之輸出訊號(hào)之一狀態(tài)圖412。狀態(tài)圖402以及404說明6-位高速同位計(jì)數(shù)器210之每一3-位計(jì)數(shù)器之操作。一計(jì)數(shù)狀態(tài)之狀態(tài)圖406以及410，說明當(dāng)LSB計(jì)數(shù)器302之狀態(tài)以及MSB計(jì)數(shù)器304之狀態(tài)，個(gè)別地，被減少。狀態(tài)圖408以及412說明當(dāng)LSR計(jì)數(shù)器302輸出訊號(hào)”1hit”以及MSB計(jì)數(shù)器304輸出訊號(hào)”mhit”被開關(guān)。
現(xiàn)在參考圖5，一示范的3-位LSR計(jì)數(shù)器302被配置以操作根據(jù)圖4之狀態(tài)圖402之一方塊圖被顯示。LSB計(jì)數(shù)器302包含一LSB零態(tài)電路502以及一LSB計(jì)數(shù)電路504。LSB計(jì)數(shù)器302更可能包括一譯碼器512。譯碼器512可能被與計(jì)數(shù)值輸入節(jié)點(diǎn)312耦合。譯碼器可能被配置以接收最無意義的位a<2:0>。在一實(shí)施例中，譯碼器512可能被配置以程序化LSB計(jì)數(shù)器302至初始狀態(tài)結(jié)合最無意義的位a<2:0>。當(dāng)LSB計(jì)數(shù)器302被配置以連續(xù)地減少根據(jù)一灰碼，譯碼器可能被配置以轉(zhuǎn)變最無意義的位a<2:0>成為一符合的灰碼值。譯碼器512程序化LSB計(jì)數(shù)器302為初始狀態(tài)聯(lián)合灰碼化的最無意義的位a<2:0>。
LSB計(jì)數(shù)電路504系被配置以產(chǎn)生一最無意義位的計(jì)數(shù)值。LSB計(jì)數(shù)電路504包含一LSB減少電路508符合每一的最無意義位a<2:0>。LSB減少電路506具有一位輸入b0、b1以及b2且一位值輸出d0、d1以及d2。減少電路506可能具有一LSB計(jì)數(shù)器邏輯電路508以及一鎖閂510。一鎖閂510之輸入系耦合一LSB計(jì)數(shù)器邏輯電路508之輸出。鎖閂510之輸出提供位值d0、d1以及d2。其系較佳地為鎖閂510為一D-型正反器。鎖閂510可能為任何形式的數(shù)字正反器而具有一資料儲(chǔ)存狀態(tài)，例如一J/K-型正反緝獲S/R-型正反器。
LSB計(jì)數(shù)器302之初始狀態(tài)系被程序化藉由設(shè)定每一鎖閂510之狀態(tài)唯一相因應(yīng)的由譯碼器512所提供之值b0、b1以及b2。對(duì)于每一時(shí)脈脈沖，LSb計(jì)數(shù)電路504減少最無意義位計(jì)數(shù)值。LSB計(jì)數(shù)器邏輯508決定符合鎖閂510之下一狀態(tài)基于計(jì)數(shù)器輸出”mhit”、”1hit”、”n_mhit”以及”n_1hit”，且輸出d0、d1以及d2被提供于計(jì)數(shù)器邏輯508之一輸入。LSB計(jì)數(shù)器邏輯508產(chǎn)生一訊號(hào)符合鎖閂510之下一狀態(tài)。鎖閂510提供下一狀態(tài)于輸出d0、d1以及d2。共同地，輸出d0、d1以及d2提供LSB計(jì)數(shù)器302之狀態(tài)之計(jì)數(shù)值。
LSB零態(tài)電路502產(chǎn)生零態(tài)輸出”1hit”根據(jù)圖4之輸出訊號(hào)狀態(tài)圖408。LSB零態(tài)電路502可能包含邏輯開關(guān)516以及一鎖閂514耦合邏輯開關(guān)。邏輯開關(guān)516可能被安裝具有互補(bǔ)的金屬氧化物半導(dǎo)體(CMOS)晶體管。CMOS晶體管系被配置以決定LSB計(jì)數(shù)器302之零態(tài)。邏輯開關(guān)516決定LSB計(jì)數(shù)器302之零態(tài)在一時(shí)脈脈沖期間優(yōu)先于LSB計(jì)數(shù)器302之零態(tài)。在一時(shí)脈脈沖期間，當(dāng)LSB計(jì)數(shù)器302具有一零態(tài)時(shí)，邏輯開關(guān)516變更鎖閂514的狀態(tài)以提供零態(tài)訊號(hào)”1hit”。在一實(shí)施例中，鎖閂514系一D-型正反器。鎖閂514可能為任何形式的數(shù)字正反器而具有一資料儲(chǔ)存狀態(tài)，例如一J/K-型正反緝獲S/R-型正反器。
現(xiàn)在參考圖6，一示范的3-位MSB計(jì)數(shù)器304被配置以操作根據(jù)圖4之狀態(tài)圖404之方塊圖系被顯示。MSB計(jì)數(shù)器304包括一MSB零態(tài)電路602以及一MSB計(jì)數(shù)電路604。MSB計(jì)數(shù)器304可能更包含一譯碼器612。譯碼器612可能被與計(jì)數(shù)值輸入節(jié)點(diǎn)312耦合。譯碼器可能被配置以接收最有意義的位a<5:3>。在一實(shí)施例中，譯碼器612可能被配置以程序化MSB計(jì)數(shù)器304為初始狀態(tài)聯(lián)合最無意義的位a<5:3>。當(dāng)MSB計(jì)數(shù)器304被配置以減少根據(jù)一灰碼，譯碼器可能被配置以轉(zhuǎn)變最有意義的位符合灰碼值。譯碼器612被配置以程序化MSB計(jì)數(shù)器304至一初始狀態(tài)聯(lián)合灰碼化的最有意義的位a<5:3>。
MSB計(jì)數(shù)電路604系被配置以產(chǎn)生一最有意義的位計(jì)數(shù)值。MSB計(jì)數(shù)電路604包括一MSB減少電路608符合每一的最有意義的位a<5:3>。MSB減少電路606具有一位輸入b3、b4以及b5，以及一位值輸出d3、d4以及d5。減少電路606可能具有一MSB計(jì)數(shù)器邏輯電路608以及一鎖閂610。鎖閂610之一輸入系與一MSB計(jì)數(shù)器邏輯電路608之輸出耦合。鎖閂610之一輸出提供位值d3、d4以及d5。其系較佳地為鎖閂610系一D-型正反器，鎖閂610可能為任何形式的數(shù)字正反器而具有一資料儲(chǔ)存狀態(tài)，如一J/K-型正反緝獲S/R-型正反器。
MSB計(jì)數(shù)器304之初始狀態(tài)系被程序化藉由設(shè)定每一鎖閂610之狀態(tài)為一符合譯碼器612所提供之值b3、b4以及b5。MSB計(jì)數(shù)電路604減少最有意義位計(jì)數(shù)值當(dāng)LSB計(jì)數(shù)器302提供零計(jì)數(shù)訊號(hào)于輸出節(jié)點(diǎn)316。MSB計(jì)數(shù)器邏輯608決定鎖閂610的下一狀態(tài)基于計(jì)數(shù)器輸出”mhit”、”1hit”、”n_mhit”以及”n_1hit”，以及在計(jì)數(shù)器邏輯608之一輸入所提供之輸出d3、d4以及d5。MSB計(jì)數(shù)器邏輯608產(chǎn)生一控制訊號(hào)符合相應(yīng)的鎖閂610之下一狀態(tài)。鎖閂提供下一狀態(tài)于輸出d3、d4以及d5。共同地，輸出d3、d4以及d5提供MSB計(jì)數(shù)器304之狀態(tài)計(jì)數(shù)值。
MSB零態(tài)電路602產(chǎn)生零態(tài)輸出”mhit”根據(jù)圖4之輸出訊號(hào)狀態(tài)圖410。MSB零態(tài)電路602可能包含邏輯開關(guān)616以及一鎖閂614耦合邏輯開關(guān)。邏輯開關(guān)616可能被裝配有CMOS晶體管被裝置以決定MSB計(jì)數(shù)器304之零態(tài)。邏輯開關(guān)616決定MSB計(jì)數(shù)器304之零態(tài)在一時(shí)脈脈沖期間優(yōu)先于MSB計(jì)數(shù)器之零態(tài)。在一時(shí)脈脈沖期間，當(dāng)MSB計(jì)數(shù)器304具有一零態(tài)，邏輯開關(guān)616變更鎖閂614的狀態(tài)以提供零態(tài)訊號(hào)”mhit”。在一實(shí)施例中，鎖閂614系一D-型正反器。鎖閂614可能為任何形式的數(shù)字正反器而具有一資料儲(chǔ)存狀態(tài)，如一J/K-型正反緝獲S/R-型正反器。
現(xiàn)在參考圖7，一示范的LSB計(jì)數(shù)器邏輯508之電路系被顯示。LSB計(jì)數(shù)器邏輯508可能被實(shí)施伴隨一晶體管排列于一CMOS裝置具有一或多PMOS晶體管以及一或多NMOS晶體管。在一實(shí)施例中，PMOS晶體管可能被裝備如一工作裝置且NMOS晶體管被裝配以提供LSB計(jì)數(shù)器邏輯輸出之邏輯開關(guān)。在另外的實(shí)施例中，PMOS晶體管系一工作抵抗的裝置。
現(xiàn)在參考圖8，一MSB計(jì)數(shù)器邏輯608之示范的電路系被顯示。LSB計(jì)數(shù)器邏輯608可能被實(shí)施伴隨有晶體管排列于一CMOS裝置中具有一或多PMOS晶體管以及一或多NMOS晶體管。在一實(shí)施例中，PMOS晶體管可能被裝備如一工作裝置且NMOS晶體管被裝配以提供MSB計(jì)數(shù)器邏輯輸出之邏輯開關(guān)。在另外的實(shí)施例中，PMOS晶體管系一工作抵抗的裝置。
較佳地是此處所述之CMOS晶體管系被裝配以操作使用一供應(yīng)電壓少于2.0V。在一實(shí)施例中，CMOS晶體管具有一頻道長(zhǎng)度少于0.18微米且可操作于一供應(yīng)電壓小于1.8V之下。
參考圖9，一方法900用以計(jì)數(shù)高速時(shí)脈脈沖之流程圖系被顯示。該方法包含接收902一時(shí)脈訊號(hào)的步驟；接收904一計(jì)數(shù)值；程序化906一LSB計(jì)數(shù)器以及一MSB計(jì)數(shù)器；減少908 LSB計(jì)數(shù)器以因應(yīng)時(shí)脈訊號(hào)；減少910 MSB計(jì)數(shù)器以因應(yīng)一最無意義位計(jì)數(shù)器零計(jì)數(shù)訊號(hào)；以及產(chǎn)生912一輸出訊號(hào)以因應(yīng)最無意義位之零計(jì)數(shù)訊號(hào)以及一最有意義位之零計(jì)數(shù)訊號(hào)。
接收904一計(jì)數(shù)值的動(dòng)作包含接收最無意義的位以及最有意義的位。最無意義的位以及最有意義的位共同地表現(xiàn)高速計(jì)數(shù)器之計(jì)數(shù)值。
程序化906之動(dòng)作包含程序化LSB計(jì)數(shù)器使用最無意義的位以及MSB計(jì)數(shù)器使用MSB計(jì)數(shù)器。程序化LSB計(jì)數(shù)器以及MSB計(jì)數(shù)器設(shè)定LSB計(jì)數(shù)器以及MSB計(jì)數(shù)器為一初始狀態(tài)。
減少908一LSB計(jì)數(shù)器的動(dòng)作包含產(chǎn)生一最無意義位之零計(jì)數(shù)訊號(hào)當(dāng)LSB計(jì)數(shù)器而具有一零態(tài)。相似地，減少一MSB計(jì)數(shù)器包含產(chǎn)生一最有意義位之零計(jì)數(shù)訊號(hào)當(dāng)最有意義位之計(jì)數(shù)器而具有一零態(tài)時(shí)。最無意義位之零計(jì)數(shù)訊號(hào)系被提供于一LSB計(jì)數(shù)器之輸出節(jié)點(diǎn)，以及最有意義位計(jì)數(shù)訊號(hào)系被提供于LSB計(jì)數(shù)器之一輸出節(jié)點(diǎn)。
不同的執(zhí)行方法可被了解為在本發(fā)明之范圍中?？梢詮囊桓咚贂r(shí)脈訊號(hào)衍生一回饋計(jì)數(shù)訊號(hào)之一高速可程序化的同步計(jì)數(shù)器可被獲得。本發(fā)明的實(shí)施例系可應(yīng)用到一PRML基礎(chǔ)的硬盤機(jī)裝置讀/寫頻道之高速可程序化的同步計(jì)數(shù)器。特別是，高速可程序化同步計(jì)數(shù)器可能被提供如一鎖相回路中之一回饋電路之組件。
高速可程序化同步計(jì)數(shù)器之所有的組件可能與讀/寫頻道被整合于一單一集成電路半導(dǎo)體芯片上。二者擇一地，計(jì)數(shù)器電路之一些或全部的組件可能被實(shí)施于一或多個(gè)集成電路在一讀/寫頻道之外部。
雖然本發(fā)明之特別的實(shí)施例已經(jīng)被顯示且描述，修飾的實(shí)例仍可能做出。其系因此被附屬的權(quán)利要求所預(yù)期，包含所有相等效果，涵蓋所有這類型的改變與修飾。
權(quán)利要求
1.一種可程序高速計(jì)數(shù)器，其包含一時(shí)脈輸入電路運(yùn)作以接收一時(shí)脈訊號(hào)于一時(shí)脈輸入節(jié)點(diǎn)；一最無意義位之計(jì)數(shù)器耦合該時(shí)脈輸入節(jié)點(diǎn)，且運(yùn)作以減少因應(yīng)該時(shí)脈訊號(hào)之一最無意義位之計(jì)數(shù)值且提供一最無意義位之零態(tài)訊號(hào)于一最無意義位之輸出節(jié)點(diǎn)；一最有意義位之計(jì)數(shù)器耦合該最無意義位之輸出節(jié)點(diǎn)，且運(yùn)作以減少因應(yīng)該最無意義位之零計(jì)數(shù)值以減少一最有意義位之計(jì)數(shù)值，且提供一最有意義位之零態(tài)訊號(hào)于一最有意義位之輸出節(jié)點(diǎn)；一計(jì)數(shù)輸入電路被配置以接收一計(jì)數(shù)值，其包含最無意義位以及最有意義的位，該計(jì)數(shù)輸入電路運(yùn)作以使用該最無意義的位來程序化該最無意義的位計(jì)數(shù)器以及使用該最有意義的位來程序化該最有意義的位計(jì)數(shù)器；以及一計(jì)數(shù)器輸出電路運(yùn)作以提供一時(shí)脈脈沖于一計(jì)數(shù)器輸出節(jié)點(diǎn)，以因應(yīng)于該最無意義的位零態(tài)訊號(hào)以及該最有意義的位零態(tài)訊號(hào)。
2.根據(jù)權(quán)利要求第1項(xiàng)所述之高速計(jì)數(shù)器，其中該最無意義的位計(jì)數(shù)器系與該最有意義的位輸出節(jié)點(diǎn)耦合，該最無意義的位計(jì)數(shù)器被配置以重置該最無意義的位計(jì)數(shù)值以因應(yīng)該最無意義的位零態(tài)訊號(hào)以及一最有意義位之非零計(jì)數(shù)訊號(hào)。
3.根據(jù)權(quán)利要求第2項(xiàng)所述之高速計(jì)數(shù)器，其中該最無意義位之計(jì)數(shù)器包含一最無意義位計(jì)數(shù)電路運(yùn)作以產(chǎn)生一最無意義位計(jì)數(shù)值且減少該最無意義位計(jì)數(shù)值以因應(yīng)于該時(shí)脈訊號(hào)；以及一最無意義位零態(tài)電路與該最無意義位減少電路耦合且當(dāng)最無意義位減少電路產(chǎn)生一零計(jì)數(shù)值時(shí)，運(yùn)作以提供該最無意義位零態(tài)訊號(hào)于該最無意義位輸出節(jié)點(diǎn)。
4.根據(jù)權(quán)利要求第3項(xiàng)所述之高速計(jì)數(shù)器，其中該最無意義位計(jì)數(shù)電路包含一最無意義位減少電路對(duì)應(yīng)每一的該最無意義位。
5.根據(jù)權(quán)利要求第4項(xiàng)所述之高速計(jì)數(shù)器，其中每一最無意義位減少電路包含一最無意義位邏輯電路運(yùn)作以決定一隨后的最無意義的位值；以及一最無意義位鎖閂運(yùn)作以耦合該最無意義的位值至一最無意義位的值輸出。
6.根據(jù)權(quán)利要求第5項(xiàng)所述之高速計(jì)數(shù)器，其中該最無意義位計(jì)數(shù)器包含一數(shù)字同步3一位計(jì)數(shù)器。
7.根據(jù)權(quán)利要求第6項(xiàng)所述之高速計(jì)數(shù)器，其中該最無意義位計(jì)數(shù)器系被配置以根據(jù)一灰碼(Gray Code)而減少該最無意義位之計(jì)數(shù)值。
8.根據(jù)權(quán)利要求第7項(xiàng)所述之高速計(jì)數(shù)器，其中該最無意義位邏輯電路包含一或多PMOS晶體管以及一或多NMOS晶體管被安裝在一CMOS排列之中。
9.根據(jù)權(quán)利要求第8項(xiàng)所述之高速計(jì)數(shù)器，其中該P(yáng)MOS晶體管系被安裝如工作裝置。
10.根據(jù)權(quán)利要求第9項(xiàng)所述之高速計(jì)數(shù)器，其中該計(jì)數(shù)器輸出電路包含一邏輯閘具有一最無意義位輸入與該最無意義位計(jì)數(shù)器輸出節(jié)點(diǎn)耦合，且一第二輸入與該最有意義位計(jì)數(shù)器輸出節(jié)點(diǎn)耦合，該邏輯閘被運(yùn)作以提供一邏輯訊號(hào)于一閘輸出節(jié)點(diǎn)而對(duì)該最無意義位計(jì)數(shù)器零態(tài)以及該最有意義位計(jì)數(shù)器零態(tài)作出響應(yīng)；以及一鎖閂與該邏輯閘輸出節(jié)點(diǎn)耦合且運(yùn)作以提供該時(shí)脈脈沖于該計(jì)數(shù)器輸出節(jié)點(diǎn)以對(duì)從該邏輯閘而來之邏輯訊號(hào)作出響應(yīng)。
11.根據(jù)權(quán)利要求第10項(xiàng)所述之高速計(jì)數(shù)器，其中該脈沖訊號(hào)包含該時(shí)脈訊號(hào)之一周期性的訊號(hào)脈沖，其具有一頻率介于100MHz與2.5GHz之間。
12.根據(jù)權(quán)利要求第2項(xiàng)所述之高速計(jì)數(shù)器，其中該最有意義位計(jì)數(shù)器系運(yùn)作以減少該最有意義位計(jì)數(shù)值以對(duì)該最無意義位之零計(jì)數(shù)作出響應(yīng)。
13.根據(jù)權(quán)利要求第12項(xiàng)所述之高速計(jì)數(shù)器，其中該最有意義位計(jì)數(shù)器包含一最有意義位計(jì)數(shù)電路運(yùn)作產(chǎn)生一最有意義位計(jì)數(shù)值以及因應(yīng)該時(shí)脈訊號(hào)而減少該最有意義計(jì)數(shù)值；以及一最有意義位之零態(tài)電路與該最有意義位減少電路耦合且運(yùn)作以在該最有意義位減少電路產(chǎn)生一零計(jì)數(shù)值時(shí)，提供該最有意義位之零態(tài)訊號(hào)于該最有意義位輸出節(jié)點(diǎn)上。
14.根據(jù)權(quán)利要求第13項(xiàng)所述之高速計(jì)數(shù)器，其中該最有意義位計(jì)數(shù)電路包含一最有意義位減少電路對(duì)應(yīng)于每一該最有意義位。
15.根據(jù)權(quán)利要求第14項(xiàng)所述之高速計(jì)數(shù)器，其中每一最有意義位減少電路包含一最有意義位之邏輯電路運(yùn)作以決定一隨后的最有意義的位值；以及一最有意義位鎖閂運(yùn)作以耦合該最有意義的位值到一最有意義的位值輸出。
16.根據(jù)權(quán)利要求第15項(xiàng)所述之高速計(jì)數(shù)器，其中該最有意義位的計(jì)數(shù)器包含一數(shù)字同步3-位計(jì)數(shù)器。
17.根據(jù)權(quán)利要求第16項(xiàng)所述之高速計(jì)數(shù)器，其中該最有意義位計(jì)數(shù)器系被配置以根據(jù)一灰碼(Gray Code)而減少該最有意義位計(jì)數(shù)值。
18.根據(jù)權(quán)利要求第17項(xiàng)所述之高速計(jì)數(shù)器，其中該最無意義位邏輯電路包含一或多PMOS晶體管以及一或多NMOS晶體管被安裝于一CMOS排列中。
19.根據(jù)權(quán)利要求第18項(xiàng)所述之高速計(jì)數(shù)器，其中該P(yáng)MOS晶體管系被安裝如工作裝置。
20.根據(jù)權(quán)利要求第19項(xiàng)所述之高速計(jì)數(shù)器，其中該計(jì)數(shù)器輸出電路包含一邏輯閘具有一最無意義位輸入與該最無意義位計(jì)數(shù)器輸出節(jié)點(diǎn)耦合以及一第二輸入與該最有意義位計(jì)數(shù)器輸出節(jié)點(diǎn)耦合，該邏輯閘被運(yùn)作以提供一邏輯訊號(hào)于一閘輸出節(jié)點(diǎn)，以因應(yīng)該最無意義位計(jì)數(shù)器零態(tài)以及該最有意義位計(jì)數(shù)器零態(tài)；以及一鎖閂與該邏輯閘輸出節(jié)點(diǎn)耦合且運(yùn)作以提供該時(shí)脈脈沖于該計(jì)數(shù)器輸出節(jié)點(diǎn)，以因應(yīng)從該邏輯閘而來之邏輯訊號(hào)。
21.根據(jù)權(quán)利要求第20項(xiàng)所述之高速計(jì)數(shù)器，其中該脈沖訊號(hào)包含該時(shí)脈訊號(hào)之一周期性的單一脈沖，其具有一頻率介于100MHz與2.5GHz之間。
22.一種計(jì)數(shù)高速時(shí)脈脈沖的方法，該方法包含動(dòng)作接收一時(shí)脈訊號(hào)；接收一計(jì)數(shù)值，其包含最無意義的位以及最有意義的位；使用該最無意義的位來程序化一最無意義位之計(jì)數(shù)器以及使用該最有意義的位來程序化一最有意義位之計(jì)數(shù)器；當(dāng)該最無意義位之計(jì)數(shù)器而具有一零值時(shí)，減少該最無意義位之計(jì)數(shù)器以因應(yīng)該時(shí)脈訊號(hào)且產(chǎn)生一最無意義位之零計(jì)數(shù)訊號(hào)；當(dāng)該最有意義位之計(jì)數(shù)器而具有一零值時(shí)，減少該最有意義位之計(jì)數(shù)器以因應(yīng)該最無意義位之零計(jì)數(shù)訊號(hào)且產(chǎn)生一最有意義位之零計(jì)數(shù)訊號(hào)；以及產(chǎn)生一輸出訊號(hào)以因應(yīng)該最無意義位之零計(jì)數(shù)訊號(hào)以及該最有意義位之零計(jì)數(shù)訊號(hào)。
23.根據(jù)權(quán)利要求第22項(xiàng)所述之方法，其中更包含當(dāng)該最有意義位之計(jì)數(shù)器而具有一非零值時(shí)，產(chǎn)生一最有意義位之非零計(jì)數(shù)訊號(hào)；以及重置該最無意義之位計(jì)數(shù)器以因應(yīng)該最無意義位之零計(jì)數(shù)訊號(hào)以及一最有意義位之非零計(jì)數(shù)訊號(hào)。
24.根據(jù)權(quán)利要求第23項(xiàng)所述之方法，其中該接收一時(shí)脈訊號(hào)的步驟包含接收一時(shí)脈訊號(hào)具有一大體上周期性的方波，其頻率介于100MHz以及2.5MHz之間。
25.根據(jù)權(quán)利要求第24項(xiàng)所述之方法，其中減少該最無意義的位計(jì)數(shù)器的步驟包含減少一3-位的同步計(jì)數(shù)器以CMOS電路執(zhí)行而具有PMOS晶體管以及NMOS晶體管，其中該P(yáng)MOS晶體管系被安裝作為工作裝置。
26.根據(jù)權(quán)利要求第25項(xiàng)所述之方法，其中減少該最有意義位的步驟包含減少以CMOS電路執(zhí)行之一3-位同步計(jì)數(shù)器而具有PMOS晶體管以及NMOS晶體管，其中該P(yáng)MOS晶體管系被安裝作為工作裝置。
27.一硬盤機(jī)包含一部分作出響應(yīng)，最大可能性基于具有一鎖相回路之讀/寫頻道，該鎖相回路具有一高速可程序化同步計(jì)數(shù)器被耦合于回饋回路中。
28.根據(jù)權(quán)利要求第27項(xiàng)所述之硬盤機(jī)，其中該高速可程序化同步計(jì)數(shù)器包含一時(shí)脈輸入電路運(yùn)作以接收一時(shí)脈訊號(hào)于一時(shí)脈輸入節(jié)點(diǎn)上；一最無意義位計(jì)數(shù)器與該時(shí)脈輸入節(jié)點(diǎn)耦合且運(yùn)作以減少一最無意義位之計(jì)數(shù)值以因應(yīng)該時(shí)脈訊號(hào)且提供一最無意義位之零態(tài)訊號(hào)于一最無意義位之輸出節(jié)點(diǎn)；一最有意義位之計(jì)數(shù)器與該最無意義位之輸出節(jié)點(diǎn)耦合且運(yùn)作以減少一最有意義位之計(jì)數(shù)值以因應(yīng)該最無意義位之零計(jì)數(shù)值以及提供一最有意義位之零態(tài)訊號(hào)于一最有意義位之輸出節(jié)點(diǎn)；一計(jì)數(shù)輸入電路被配置以接收一計(jì)數(shù)值，其包含最無意義的位以及最有意義的位，該計(jì)數(shù)輸入電路運(yùn)作以使用該最無意義的位來程序化該最無意義位計(jì)數(shù)器以及使用該最有意義的位來程序化該最有意義位之計(jì)數(shù)器；以及一計(jì)數(shù)器輸出電路運(yùn)作以提供一時(shí)脈脈沖于一計(jì)數(shù)器輸出節(jié)點(diǎn)，以因應(yīng)該最無意義位零態(tài)訊號(hào)以及該最有意義位零態(tài)訊號(hào)。
29.根據(jù)權(quán)利要求第28項(xiàng)所述之硬盤機(jī)，其中該最無意義位之計(jì)數(shù)器系與該最有意義位之輸出節(jié)點(diǎn)耦合，該最無意義位之計(jì)數(shù)器系被配置以重置該最無意義位之計(jì)數(shù)值以因應(yīng)該最無意義位之零態(tài)訊號(hào)以及一最有意義位之非零計(jì)數(shù)訊號(hào)。
30.根據(jù)權(quán)利要求第29項(xiàng)所述之硬盤機(jī)，其中該最無意義位之計(jì)數(shù)器包含一最無意義位計(jì)數(shù)電路運(yùn)作以產(chǎn)生一最無意義位計(jì)數(shù)值且減少該最無意義位計(jì)數(shù)值以因應(yīng)該時(shí)脈訊號(hào)；以及一最無意義位之零態(tài)電路與該最無意義位減少電路耦合且當(dāng)該最無意義位減少電路產(chǎn)生一零計(jì)數(shù)值時(shí)，運(yùn)作以提供該最無意義位之零態(tài)訊號(hào)于該最無意義位之輸出節(jié)點(diǎn)上。
31.根據(jù)權(quán)利要求第30項(xiàng)所述之硬盤機(jī)，其中該最有意義位之計(jì)數(shù)器，包含一最有意義位之計(jì)數(shù)電路運(yùn)作以產(chǎn)生一最有意義位之計(jì)數(shù)值且因應(yīng)該時(shí)脈訊號(hào)減少該最有意義位之計(jì)數(shù)值；以及一最有意義位之零態(tài)電路與該最有意義位減少電路耦合，且當(dāng)該最有意義位減少電路產(chǎn)生一零計(jì)數(shù)值時(shí)，運(yùn)作以提供該最有意義位之零態(tài)訊號(hào)在該最有意義位之輸出節(jié)點(diǎn)上。
32.根據(jù)權(quán)利要求第31項(xiàng)所述之硬盤機(jī)，其中該最無意義位邏輯計(jì)數(shù)器以及最有意義之位計(jì)數(shù)器包含被配置以在一CMOS排列中具有一PMOS晶體管作為工作裝置之晶體管。
全文摘要
一高速可程序化同步計(jì)數(shù)器被揭露。高速計(jì)數(shù)器包含一最有意義位計(jì)數(shù)器與一最無意義的位計(jì)數(shù)器同步。最無意義位之計(jì)數(shù)器系被程序化為一初始狀態(tài)以及被配置以減少具有一時(shí)脈波之每一脈沖之一狀態(tài)。當(dāng)最無意義位之計(jì)數(shù)器而具有一零計(jì)數(shù)狀態(tài)時(shí)，最無意義位之計(jì)數(shù)器提供一輸出訊號(hào)。當(dāng)最無意義位計(jì)數(shù)器而具有一零計(jì)數(shù)狀態(tài)時(shí)，最有意義位之計(jì)數(shù)器減少且在最無意義位計(jì)數(shù)器而具有一零計(jì)數(shù)狀態(tài)時(shí)，提供一輸出訊號(hào)。當(dāng)最無意義之位與最有意義的位計(jì)數(shù)器均具有一零計(jì)數(shù)狀態(tài)時(shí)，一計(jì)數(shù)器輸出脈沖系被產(chǎn)生，且高速計(jì)數(shù)器系被重置為初始狀態(tài)。
文檔編號(hào)H03L7/183GK1511377SQ02810666
公開日2004年7月7日 申請(qǐng)日期2002年5月22日 優(yōu)先權(quán)日2001年5月25日
發(fā)明者S·賽勒斯安, M·A·魯格, S 賽勒斯安, 魯格 申請(qǐng)人:因芬尼昂技術(shù)股份公司