專利名稱：一種芯片上電過程信號計數延遲的方法和電路的制作方法
技術領域：
本發(fā)明屬于芯片的可靠性領域，具體涉及芯片在非正常方式上下電時的可靠性。
背景技術：
隨著信息化的發(fā)展，電子產品在人們的日常生活中占據越來越重要的角色。這些 電子產品的可靠性成了人們非常關心的問題，可靠性綜合反映了一個產品的耐久性、無故 障性、有效性和使用經濟性等特點，是產品的一項重要的質量指標。芯片作為個人隨身攜帶 的電子產品中的重要部件，不知不覺中，已越來越多應用在人們生活中的方方面面。芯片的 廣泛應用使得其可靠性被人們極大的關注。在芯片的應用中，存在一些惡劣的應用環(huán)境或不規(guī)范的操作，出現一些非正常上 下電情況。如果芯片的可靠性設計的不夠好，非正常上下電會造成破壞性的影響。以往芯片應對非正常上下電操作時內部信號可靠延遲的設計方案是對上電過程 中某些關鍵信號用簡單的計數器進行數字延遲，當延遲之后的信號有效時內部電源電壓已 經穩(wěn)定，然后整個芯片開始運行，通過這種方式保證芯片上電后運行的穩(wěn)定性。上述方案中 簡單的計數器延遲在非正常上下電時存在一定問題，如下描述在芯片非正常上電時，上電 結束的時候內部標準單元的電壓還沒有達到正常的工作電壓值，但此時計數器已經開始工 作，非正常的工作電壓會使計數器工作出現異常，致使計數器未記滿所有計數值而很快到 達計數終點，從而導致芯片開始工作時內部電壓還沒有到正常工作電壓值，過低的電壓使 CPU的執(zhí)行出現混亂而對芯片造成破壞性影響。隨著半導體工藝向深納米方向的發(fā)展，如何保證芯片在非正常上下電時芯片的可 靠性變得日益突出。本發(fā)明通過改進計數器以及計數器計數的判定方式極大的提高了芯片 上電時計數器的計數可靠性，使芯片在非正常上下電時內部數據的安全得到保障。

發(fā)明內容
本發(fā)明的目的在于提供一種芯片非正常上電時內部上電過程關鍵信號延遲所用 數字計數器的改進方法，提高芯片在非正常上下電時卡內數據的安全性。同時，本發(fā)明還能 夠在計數器計數完成后通過關閉計數器寄存器的時鐘信號降低電路的功耗。為了實現上述發(fā)明的目的，本發(fā)明所提供的技術方案詳細描述如下一種芯片上電過程信號計數延遲的電路，其電路包括改進計數方式的計數器電 路、計數標記電路、標記處理電路、時鐘門控電路。整個電路的工作原理是通過芯片非正常 上電時延遲計數器經過所有設置的計數中間值，從而能夠保證計數延遲時間足夠長，避免 了在非正常上電工作時，計數器計數結果的不準確而導致的計數時間大大低于預期的情 況。上述所說包括各種應用領域的芯片。上述所說的上電關鍵信號延遲計數器，其具體的電路形式可以是任何形式的計數 器，普通的加1器或者是本發(fā)明中提及的改進方式的計數器。改進方式的計數器是通過簡化計數器電路中的組合邏輯復雜度，保證了低壓條件下計數器在芯片外部時鐘下能夠正常 計數，包括有兩種形式線性反饋移位寄存器(LFSR)和異步計數器。上述所說的計數標記電路由兩部分組成，比較器電路和標記寄存器。其中比較器 電路是產生標記寄存器置位的條件，如果計數器計到過預先設置的一個計數軌跡數值則產 生此標記寄存器的計數條件。標記寄存器電路的作用是標明計數器計過所有設置的計數中 間值。上述所說的標記處理電路是邏輯電路，其輸入是所有標記寄存器的輸出，輸出是 延遲后的信號。上述所說的時鐘門控電路的作用是在計數器計數延遲完成后關閉電路中所有寄 存器的時鐘以節(jié)省功耗，門控類型可以是兩種。一種是與門時鐘門控電路，目的是讓計數器 寄存器和標記寄存器的時鐘信號停在低電平；另一種是或門時鐘門控電路，目的是讓計數 器寄存器和標記寄存器的時鐘信號停在高電平。一種芯片上電過程信號計數延遲的方法，利用本方法中的電路能夠顯著提高芯片 在非正常上下電時卡內數據的安全性，極大的增強了芯片的可靠性，保證了芯片在各種惡 劣條件下的應用安全。


圖1總體電路結構2線性反饋移位寄存器電路原理簡3異步計數器原理簡4計數標記電路圖
具體實施例方式以下結合說明書附圖對本發(fā)明的具體實施方式
作進一步的說明。圖1是本發(fā)明的總體結構圖。整個電路的具體工作流程是，當輸入信號無效之后 計數器開始計數，在計數器工作過程中，如果計數器數值記到所設置的計數標記中間值的 一個時計數標記電路自動設置相對應的標記位，當所有的標記位都被置為有效之后標記處 理電路自動產生最終延遲之后的信號，延遲后的信號送給卡內后續(xù)控制電路，同時這個延 遲后的信號也送到時鐘門控電路用來關斷計數器寄存器的時鐘和標記寄存器的時鐘。下面以芯片上電復位信號的計數延遲為例說明芯片上電時普通計數延遲的問題。 在芯片非正常上電時，其外部管腳信號開始有效。由于芯片內的上電復位電平一般都遠遠 低于內部標準單元的正常工作電平，上電復位信號的電平一般也只能保持幾十微秒，當非 正常上電速度慢時，存在上電復位無效后延遲復位計數器開始工作但是卡內部電壓沒有達 到邏輯單元正常工作電壓的情況，結果會導致計數器計數混亂而使計數器很早就計數結 束。上述情況會使卡系統復位無效的時候卡內的電壓并沒有達到正常工作電壓而導致CPU 執(zhí)行混亂。上述過程中，普通的計數器寄存器之間的邏輯電路比較長，低壓下出現異常的情 況概率很高。在本發(fā)明具體實施時可以選用一些邏輯電路簡單的計數器，如圖2和圖3所示 兩種計數器，分別是線性反饋移位寄存器和異步計數器，寄存器之間的組合邏輯路徑很小，
4在相同的低電壓工作條件下比普通的計數器計數的可靠性更高。計數標記是本發(fā)明內容的重要部分，圖3描述了多個標記寄存器中一個計數標記 產生電路的原理。比較器產生標記寄存器的置位條件，當計數器記到了和預先設置的值相 同的數值時，會置位相應的標記寄存器，標記寄存器置位后會一直保持有效。所有標記寄存 器的輸出都送到了標記處理電路。標記處理電路的原則是，必須等到標記寄存器中所有標記位都被置位后才釋放送 給后續(xù)電路，這樣才能保證延遲計數時間最低的要求。時鐘門控電路的目的是為了上電計數完成后關閉計數器寄存器的時鐘信號和標 記寄存器的時鐘信號達到節(jié)省電路動態(tài)功耗。本發(fā)明中上述詳細電路方案的實施，能夠有效的增強芯片在非正常上下電操作時 的可靠性，并且能夠降低芯片工作時上電時延遲電路的動態(tài)功耗。
權利要求
1.一種芯片上電過程信號計數延遲的方法，其特征在于該方法使用一組標記寄存器來 加強上電過程信號延遲計數器計數的可靠性，只有所有的標記寄存器都被置位，計數器才 停止計數，產生延遲之后的信號。
2.一種芯片上電過程信號計數延遲的電路，其特征在于該電路由計數器、計數標記電 路、標記處理電路以及時鐘門控電路組成，其中所述計數器實現芯片上電時對源信號的延遲計數功能；所述計數標記電路由比較器電路和標記寄存器電路組成，比較器產生標記寄存器的置 位條件，當計數器記到了和預先設置的值相同的數值時，置位相應的標記寄存器。所述標記處理電路實現延遲之后的信號產生的功能，所有計數標記電路的輸出送到標 記處理電路；所述時鐘門控在計數完成后關閉整個電路中寄存器的時鐘信號以節(jié)省功耗。
3.如權利要求2所述的一種芯片上電過程信號計數延遲的電路，其特征在于設置的計 數標記值可以是計數器計數數值中的任意值。
4.如權利要求2所述的一種芯片上電過程信號計數延遲的電路，其特征在于標記寄存 器的個數是任意值。
5.如權利要求2所述的一種芯片上電過程信號計數延遲的電路，其特征在于當所有的 計數標記都被置位之后，延遲后產生的信號控制關閉計數器的時鐘。
全文摘要
本發(fā)明涉及芯片的可靠性領域，是一種芯片上電過程信號計數延遲的方法。該方法通過改進傳統的芯片上電時延遲計數電路，增強了電路計數延遲時間的可靠性。本發(fā)明的具體實施是在芯片上電過程中對一些信號利用計數器進行延遲時，在延遲計數器的計數數值中，抽取一些計數的標記，只有當這些抽取的標記數值都被計數器計過之后，計數器才停止計數，計數器停止后產生延遲之后的信號。采用本發(fā)明的方法可以增強芯片在非正常上電時延遲計數器的計數數值的保證，能顯著提高芯片非正常上電時的可靠性。
文檔編號H03K5/13GK102111127SQ20091024349
公開日2011年6月29日 申請日期2009年12月23日 優(yōu)先權日2009年12月23日
發(fā)明者關紅波, 劉華茂, 盧鋒, 趙貴勇 申請人:北京中電華大電子設計有限責任公司