專利名稱：：用于數(shù)字頻率轉(zhuǎn)換的方法和裝置的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明一般地涉及頻率轉(zhuǎn)換器。更具體地來說，本發(fā)明涉及具有確定相位誤差的數(shù)字頻率轉(zhuǎn)換器。
背景技術(shù)：
：在許多類型的電子系統(tǒng)中，都需要生成由某些參考信號合成的具有各種頻率和相位關(guān)系的時鐘信號。合成參考信號的派生信號的通用方法基于模擬鎖相環(huán)(PLL)頻率轉(zhuǎn)換器。圖1相應(yīng)地顯示了一個常規(guī)模擬PLL100，它以數(shù)字源頻率SCLK作為源分頻器104的輸入，該源分頻器104將SCLK除以整數(shù)值S以得到參考頻率fREF。負反饋PLL控制環(huán)路105由相位檢測器106、充電泵108、低通濾波器110、壓控振蕩器(VCO)112和反饋分頻器114構(gòu)成。相位檢測器106對fREF和反饋頻率fBACK執(zhí)行相位差運算。即，相位檢測器106生成相位誤差信號UERR，此信號在fREF和fBACK相等時等于零，并且隨這兩個頻率之差反向變化。PLL控制環(huán)路的前饋部分107產(chǎn)生一個輸出，即由VCO112輸出的目標頻率DCLK，VCO112的輸出頻率由UERR通過充電泵108和低通濾波器110創(chuàng)建的一個電壓來控制。具體地說，充電泵108將UERR轉(zhuǎn)換成一個通過低通濾波器110濾波的電壓信號，從而為VCO112提供電壓信號。PLL控制環(huán)路的反饋路徑113將頻率輸出DCLK饋送到反饋分頻器114中，由其通過將DCLK除以整數(shù)值F而創(chuàng)建fBACK信號。DCLK的輸出頻率是源頻率SCLK的整數(shù)倍或小數(shù)倍，具體由比率F/S確定。PLL相位抖動、環(huán)路穩(wěn)定性和響應(yīng)時間主要由模擬充電泵108和低通濾波器110元件確定。這些模擬PLL元件中的容性元件引入了相當大的環(huán)路時間常數(shù)和相位抖動，導致難以理解和預測的環(huán)路特性，尤其是在源頻率SCLK快速變化時。例如，導致此不確定性的一個原因是電容器受其電氣特性熱變化的影響。由于至少這些原因，常規(guī)模擬PLL很難用于實現(xiàn)精確的頻率轉(zhuǎn)換，尤其是源頻率SCLK不是常數(shù)值時。除電氣性能限制外，實現(xiàn)常規(guī)模擬PLL的相關(guān)成本很大。例如，當在集成電路中實現(xiàn)時，模擬PLL元件占據(jù)最終的IC芯片面積中相當大的部分。與模擬PLL相關(guān)的另一個很大的成本是目前的IC設(shè)備測試技術(shù)要求外部IC訪問針(acesspin)連接到該模擬PLL，以便通過專用的測試設(shè)備進行檢查。在一些情況中，選擇分頻器114和104也會造成重大的成本和設(shè)計問題。作為實例，如果采用位數(shù)太少的分頻器(例如4)，則因分頻器分辨率有限而導致會有PLL可能無法產(chǎn)生的一定范圍的輸出頻率。但是，在這些分頻器中增加位數(shù)通常是不可行的，因為這可能增加比較周期，導致模擬PLL中的電容元件更大和更昂貴。再者，由于許多常規(guī)時鐘源是由在相對較少的一些離散頻率值上工作的晶體振蕩器派生的，所以使選擇小分頻比的問題更為困難。采用一些已知的方法取代固定頻率的晶體振蕩器來實現(xiàn)數(shù)字振蕩器，以生成DCLK。一種常規(guī)的數(shù)控振蕩器稱為離散時間振蕩器(DTO)，圖2中顯示了一個示例DTO200。DTO200包括n位加法器202，該加法器202將n位增量值N(比例因子)加到寄存器204中的先前輸出值上，由此在參考時鐘信號RCLK的下一個上升沿以遞增了的新值來更新寄存器204的輸出值，從而在一定數(shù)量的RCLK周期內(nèi)生成由信號206表示的n位階梯輸出。參考時鐘信號RCLK通過在以加法器202確定的下一個DTO輸出值來更新寄存器204時進行同步，從而控制階梯輸出信號206中每個步階的時長。在DTO輸出信號206的每個周期之后，生成一個進位位208。進位208表示DTO輸出頻率的整數(shù)部分，而階梯DTO輸出信號206包含有關(guān)每個周期小數(shù)部分的相關(guān)信息。計數(shù)器單元(未顯示)可以累計連續(xù)周期上生成的進位208，由此累計DTO輸出的整數(shù)部分，以供其他系統(tǒng)組件使用。DTO振蕩周期由DTO加法器的MODULO(即計數(shù)范圍2n)、N的值以及RCLK頻率FRCLK根據(jù)如下公式(1)確定FDCLK=SFMODULO×FRCLK---(1)]]>其中SF是線性確定DTO輸出頻率的n位比例因子(例如，N)。通常，RCLK頻率和MODULO是固定的，期望的DTO輸出頻率由N的值動態(tài)地控制。MODULO通常等于2n，其中n是DTO加法器的位數(shù)。在一些實施例，通過更改MODULO同時保持N不變來控制DTO輸出頻率。應(yīng)該注意的是，DTO200可用于頻率轉(zhuǎn)換，方法是通過設(shè)置對要轉(zhuǎn)換的輸入頻率進行分析，并為DTO計算N的適當值以生成期望DCLK輸出頻率的模塊(未顯示)。但是，這種DTO頻率轉(zhuǎn)換器存在的一個問題是，DCLK輸出信號的上升沿和下降沿相對于理想位置可能實際上不對齊，因為DTO輸出變化是在參考時鐘RCLK的上升沿上進行的。由此，DCLK信號沿的抖動可以高達一個RCLK周期，抖動值可能比模擬PLL的抖動值惡劣得多。這在無法容忍DTO輸出頻率中的甚至一例相位抖動時非常重要。降低DTO輸出頻率中相位抖動的一種已知方法是，如圖3中示范框圖300所示采用數(shù)模轉(zhuǎn)換器(DAC)。在該圖中，n位值N設(shè)置n位DTO信號fDTO的頻率，信號fDTO饋送到輸出模塊307進行信號調(diào)整。輸出模塊307接收DTO304的輸出，將其作為查找表(LUT)308的存儲器地址以生成周期與fDTO相等的任意波形，LUT308將來自每個對應(yīng)的LUT地址位置的適當值輸入到數(shù)模轉(zhuǎn)換器(DAC)310中，從而生成由低通濾波器312進行平滑處理的期望波形。通常包括LUT和濾波器，以通過阻塞最高諧波頻率而基本上允許主時鐘頻率通過來減少DTO輸出信號中的諧波頻率失真，從而還降低但未消除相位抖動。施密特觸發(fā)器314將fDTO的模擬表示轉(zhuǎn)換為數(shù)字頻率SCLK，然后將其饋送到PLL316中以進行頻率轉(zhuǎn)換的下一步驟。模擬PLL對SCLK抖動進行平滑處理，此外還允許相對于DCLK范圍減少fDTO范圍，這對于低通濾波器312的設(shè)計很重要。經(jīng)常使用頻率轉(zhuǎn)換器的重要領(lǐng)域包括具有數(shù)字接口的計算機CRT和LCD監(jiān)視器。在此類應(yīng)用中，會從較少的幾個精確時鐘參考信號生成或轉(zhuǎn)換得到多個不同的數(shù)字時鐘頻率。所執(zhí)行的需要多個不同時鐘頻率的功能包括圖像壓縮和插值，以及支持圖像像素尺寸變化的不同掃描頻率。雖然已知的頻率轉(zhuǎn)換器一般能夠有效地工作，但是因為數(shù)字系統(tǒng)需要數(shù)量不斷增加的精確數(shù)字時鐘頻率，所以需要一種在制造和測試方面有效率的改進的數(shù)字頻率轉(zhuǎn)換器設(shè)計。具體地來說，希望有一種不具有模擬PLL的全數(shù)字轉(zhuǎn)換器。發(fā)明概述為了實現(xiàn)本發(fā)明上述和其他目的，提出一種實現(xiàn)僅采用數(shù)字元件的數(shù)字頻率轉(zhuǎn)換的方法和裝置。提供了一種在全數(shù)字頻率轉(zhuǎn)換裝置中實現(xiàn)頻率轉(zhuǎn)換的通用方法，所述全數(shù)字頻率轉(zhuǎn)換器接收要轉(zhuǎn)換的信號(轉(zhuǎn)換信號)，并輸出具有可選頻率和相位的信號。所述通用方法的一個實施例包括確定頻率設(shè)置參數(shù)并生成多個時移(time-shifted)信號。通過選擇適當?shù)臅r移信號以在輸入轉(zhuǎn)換信號中的某些相位位置上對輸出信號進行置位和復位，頻率轉(zhuǎn)換過程繼續(xù)。例如，輸出信號可以在輸入轉(zhuǎn)換信號周期的開始置位，以及在該信號中間復位。頻率轉(zhuǎn)換過程生成對應(yīng)于所選時移置位信號和所選時移復位信號的輸出信號，由此得到具有基本與輸入轉(zhuǎn)換信號同步的可選頻率的輸出信號。在本發(fā)明的其他方面，時移信號可以各種適當?shù)姆绞缴桑▽χ芷谛詤⒖夹盘栠M行時移處理。在本發(fā)明的其他方面，這些時移的參考信號還進一步被整形為適合用于對輸出信號進行置位和復位的脈沖。在一個實施例中，提供了一種實施本發(fā)明方法的頻率轉(zhuǎn)換裝置。該裝置包括時移單元，該時移單元接收參考輸入信號并輸出多個時移參考信號。時移參考信號饋送到脈沖發(fā)生器單元中，以產(chǎn)生多個時移脈沖。脈沖選擇器單元選擇適當?shù)臅r移脈沖來對輸出信號進行置位和復位。脈沖選擇器單元接收與數(shù)字相位分析器單元提供給脈沖選擇器單元的輸入轉(zhuǎn)換信號相對應(yīng)的相位信息，然后將置位信號和復位信號輸出到輸出模塊，以生成具有可選頻率的對應(yīng)數(shù)字輸出信號。在一些實施例中，時移單元可以通過延遲線來實現(xiàn)。輸出模塊可以通過置位-復位鎖存器來實現(xiàn)。還提供了了實施本發(fā)明的計算系統(tǒng)和軟件產(chǎn)品。通過結(jié)合附圖閱讀如下詳細說明，將更清楚且更容易理解本發(fā)明的其他特征、優(yōu)點和目標。附圖簡介本發(fā)明是參考附圖以示例而非限定形式來進行說明的，其中相似的參考數(shù)字表示相似的部件圖1顯示已知的模擬鎖相環(huán)(PLL)頻率轉(zhuǎn)換器的示例性框圖；圖2是說明常規(guī)技術(shù)的離散時間振蕩器(DTO)的示例性數(shù)字電路實施方案的示意圖；圖3顯示已知的基于DTO的頻率轉(zhuǎn)換器的示例性框圖；圖4是說明DTO輸出中出現(xiàn)的已觀測到的周期性相位偏移誤差的波形圖；圖5顯示根據(jù)本發(fā)明實施例，用于生成輸出時鐘信號Outclock的一組示例性時移波形的波形圖；圖6A顯示根據(jù)本發(fā)明實施例，生成基本同步的輸出時鐘信號的數(shù)字頻率轉(zhuǎn)換系統(tǒng)的框圖；圖6B顯示本發(fā)明的一個具體實施例，根據(jù)該實施例數(shù)字頻率轉(zhuǎn)換系統(tǒng)可生成基本同步的輸出時鐘信號；圖7顯示根據(jù)本發(fā)明實施例，可以生成圖5所示的時移的參考時鐘(RCLK)信號的延遲線的框圖；圖8A顯示根據(jù)本發(fā)明實施例，實現(xiàn)基本同步的頻率轉(zhuǎn)換器的通用方法的流程圖；圖8B顯示根據(jù)本發(fā)明實施例，實現(xiàn)基本同步的頻率轉(zhuǎn)換器的詳細方法的流程圖；以及圖9是適于實施本發(fā)明的通用計算機系統(tǒng)的示意圖。發(fā)明的詳細說明下面將參考附圖通過其中所示的實施例來詳細說明本發(fā)明。在下文中，為了更好地理解本發(fā)明，給出了許多具體細節(jié)描述。但是，對本領(lǐng)域技術(shù)人員來說，顯然可以在沒有部分或所有這些具體細節(jié)的情況下實施本發(fā)明。在另一些例子中，未詳細描述眾所周知的步驟和/或系統(tǒng)組件，以使本發(fā)明清楚。鑒于以上論述，為了實現(xiàn)本發(fā)明的其他目的，提供了一種用于全數(shù)字頻率轉(zhuǎn)換器的方法和裝置，其實現(xiàn)具有確定抖動的同步頻率轉(zhuǎn)換。具體地來說，該頻率轉(zhuǎn)換器不具有模擬PLL，從而可以充分利用數(shù)字電路的相對有效的制造和測試方法。在詳細說明本發(fā)明的全數(shù)字頻率轉(zhuǎn)換器之前，最好先理解圖2所示的DTO為何不適于同步頻率轉(zhuǎn)換?？梢垣@得的一個重要發(fā)現(xiàn)是，如圖4的波形圖所示，在參考時鐘的上升沿與每個新DTO周期處出現(xiàn)的輸出時鐘上升沿之間存在相位偏移(Phase_shift)。在該圖中，DTO輸出寄存器在每個RCLK上遞增N，直到它達到值Q＝2n表示的最大計數(shù)為止，其中n是DTO中的位數(shù)。當達到最大計數(shù)Q時，生成一個表示下一個周期開始的進位，N的超過Q的剩余部分由DTO模加法器繞回(wraparound).。N的繞回部分在該圖中表示為m，N的未繞回的部分由差值N-m給出。DTO輸出寄存器中的值是同步地對應(yīng)于RCLK前沿的輸出信號的相位。生成的輸出時鐘信號具有如圖所示的輸出相位，其顯示為一個周期性斜坡信號，該斜坡信號從輸出時鐘上升沿的零相位處開始，線性地斜升至下一輸出時鐘上升沿的某個值。輸出時鐘的下降沿發(fā)生在輸出相位0.5處。也就是說，當達到計數(shù)Q/2時，生成到達計數(shù)值Q/2的進位，此進位表示周期的下半周期的開始，N的超過Q/2的剩余部分(m)包含有關(guān)下降沿相對于RCLK前沿的位置的信息。應(yīng)該注意的是，可以將DTO輸出的許多值確定為這樣的值，即如果達到這些值便可生成輸出時鐘的上升沿或下降沿的值。例如，如果達到計數(shù)Q/2或Q，則可以生成輸出時鐘的上升沿；如果達到計數(shù)Q/4或3Q/4，則可以生成下降沿。但是，RCLK與輸出時鐘之間存在累積相位差，表示為值Phase_shift，它對應(yīng)于DTO輸出的上述繞回效應(yīng)。RCLK的前沿與輸出信號上升沿/下降沿之間的相位差即Phase_shift可以如公式(2)計算phase_shift=(N-m)×TRCLKN---(2)]]>其中TRCLK是RCLK的周期。通常，利用包括DAC、低通濾波器以及模擬PLL的輸出模塊來消除輸出時鐘中的相位誤差Phase_shift，從而實現(xiàn)同步頻率轉(zhuǎn)換器。但是，本發(fā)明通過提供采用由RCLK派生的特殊信號的數(shù)字電路，避免使用模擬元件，其中所述數(shù)字電路用于產(chǎn)生基本同步的具有確定性可控相位誤差的輸出時鐘信號。在本發(fā)明的一個實施例中，產(chǎn)生多個時移參考時鐘信號(RCLK)，以生成選通脈沖，這些選通脈沖產(chǎn)生具有等于所述參考時鐘信號之間的時移的最大相位誤差的輸出時鐘信號。圖5所示的波形圖顯示根據(jù)本發(fā)明實施例的一組示例性時移波形，它們用于生成輸出時鐘信號Out_clock。圖5的波形圖中顯示了一組示例性時移RCLK波形RCLK(2)-RCLK(D)，由此原始參考時鐘RCLK(1)之后的每個連續(xù)參考時鐘信號超前前一個參考時鐘時移預定值STEP。在一個實施例中，用于生成最終的輸出時鐘信號的選通脈沖如pulse(1)-pulse(8)是通過選擇適當?shù)臅r移RCLK上升沿對來創(chuàng)建該選通脈沖的上升沿和下降沿而形成的。對于圖中所示的示例，pulse(1)的上升沿對應(yīng)于RCLK(1)的上升沿，而pulse(1)的下降沿對應(yīng)于時移RCLK(4)的上升沿。在其他實施例中，代之以在已知脈沖發(fā)生電路中采用時移RCLK信號作為脈沖觸發(fā)器來生成選通脈沖，由此脈沖上升沿基本上與用作脈沖觸發(fā)器的時移RCLK信號的對應(yīng)上升沿對齊。RCLK(D)的兩個上升沿之間的脈沖總數(shù)等于輸出時鐘沿的可能的位置數(shù)。Out_clock信號的期望周期是確定的，據(jù)此選擇延遲的脈沖來觸發(fā)Out_clock的上升沿和下降沿。再次參考圖5所示的實例，輸出時鐘(Out_clock)的上升沿由脈沖pulse(4)產(chǎn)生，而下降沿由下一個RCLK周期T2期間的pulse(10)產(chǎn)生。為了增加輸出時鐘周期，可以選擇后續(xù)RCLK周期(未顯示)中的脈沖來將Out_clock信號復位。因此，可以通過選擇適當?shù)臅r移脈沖來生成任意的輸出時鐘周期。應(yīng)該注意的是，選擇用于對輸出鎖存器進行置位或復位的脈沖對應(yīng)于DTO產(chǎn)生達到計數(shù)Q或計數(shù)Q/2的進位時的RCLK周期。在本實施例中，選擇一組D個脈沖中的一個脈沖，以在產(chǎn)生達到計數(shù)Q的進位時的RCLK周期將輸出鎖存器置位；選擇一組D個脈沖中的一個脈沖，以在產(chǎn)生達到計數(shù)Q/2的進位時的RCLK周期將輸出鎖存器置位。每個脈沖的時長最好設(shè)計為足以滿足用于生成輸出時鐘信號的置位復位(S-R)輸出鎖存器的定時要求(例如建立和保持時間要求)。D的值表示RCLK周期的時長。選擇用于必要時對輸出鎖存器進行置位/復位的特定脈沖數(shù)表示Phase_shift，公式(2)可以用另一種方式來表示，如以下公式(3)所示pulse_num=(N-m)×DN---(3)]]>其中pulse_num是具有相對于公式(2)中的Phase_shift所對應(yīng)的RCLK的上升沿的時間偏移的延遲脈沖數(shù)(例如，pulse(2))，而D是RCLK的兩個前沿之間的脈沖數(shù)?！癗-m”項如以下公式(4)確定N-m＝2n-dto_val(4)其中dto_val是在產(chǎn)生達到計數(shù)Q的進位的時鐘周期之前的RCLK周期上的DTO中的值。該N-m的值用于計算適當?shù)膒ulse_num，選擇此pulse_num以產(chǎn)生輸出時鐘上升沿。為了計算要選擇用于生成輸出時鐘的下降沿的pulse_num的值，“N-m”項如以下公式(5)來確定N-m＝2n-1-dto_val(5)其中dto_val是產(chǎn)生達到計數(shù)Q/2的進位的時鐘周期之前的RCLK周期上的DTO中的值。通常，創(chuàng)建足夠大數(shù)量D的經(jīng)過時移或延遲的RCLK和脈沖信號，使得可以從多個脈沖中選擇兩個脈沖，以在產(chǎn)生達到計數(shù)Q的進位(用于置位)和產(chǎn)生達到計數(shù)Q/2的進位(用于將輸出鎖存器復位)的RCLK周期將輸出鎖存器置位和復位，從而生成期望的輸出時鐘信號。因此，相對于其理想位置精確地設(shè)置輸出時鐘沿實質(zhì)上由延遲參數(shù)STEP的時長來限定。具體來說，STEP的值確定了輸出時鐘沿的最大抖動。圖6a的框圖說明本發(fā)明的一個通用實施例，該處該實施例，全數(shù)字頻率轉(zhuǎn)換器系統(tǒng)600通過選擇適當?shù)臅r移脈沖來將Out_clock置位和復位，以使Phase_shift誤差基本上是確定的，從而得到基本同步的輸出時鐘信號Out_clock。數(shù)字系統(tǒng)600例示了產(chǎn)生圖5所示信號的系統(tǒng)配置。具體而言，輸入?yún)⒖紩r鐘信號RCLK饋送到時移單元604，以生成D個時移RCLK信號RCLK(1)-RCLK(D)，其中時移RCLK信號的數(shù)量由輸入?yún)?shù)D確定。注意RCLK(0)是參考RCLK，它簡單地通過時移單元604。此外，每個后續(xù)RCLK信號應(yīng)該在前一個時移RCLK信號之后延遲的時間量STEP由輸入?yún)?shù)STEP設(shè)置。應(yīng)該注意，在其他實施例中，在時移單元604中僅生成用于產(chǎn)生期望的Out_clock波形的時移RCLK信號，由此，就這種實施例而言，所生成的時移RCLK信號和脈沖的數(shù)量可能會少于D。脈沖發(fā)生器單元608創(chuàng)建脈沖pulse(O)-pulse(D)，通過脈沖選擇器單元612選擇性地選通這些脈沖，以相應(yīng)地驅(qū)動輸出模塊616的置位和復位線。相位分析器單元618接收n位DTO輸出信號fDTO，對其進行分析以標記某些相位位置，例如DTO輸出周期的起始和中間位置。此信息被傳送到脈沖選擇器單元612，由脈沖選擇器單元612用于適當?shù)卮_定哪個脈沖pulse(O)-pulse(D)應(yīng)該通過脈沖選擇器單元612，以作為輸出到輸出模塊616的輸出時鐘置位614或復位615信號。輸出模塊616可以多種方式實現(xiàn)，這些方式均可實現(xiàn)在檢測到置位信號614之后使Out_clock狀態(tài)為高；在檢測到復位信號之后使Out_clock狀態(tài)為低的功能。圖6b中的框圖說明本發(fā)明的一個具體實施例，其中全數(shù)字頻率轉(zhuǎn)換器系統(tǒng)通過選擇適當?shù)臅r移脈沖來將Out_clock置位和復位，以使Out_clock的抖動顯著降低，從而生成基本同步的輸出時鐘信號Out_clock。圖6b所示的更為具體的實施方式涉及圖6a，如下所述相位分析器單元618包括功能塊660和662；脈沖選擇器單元612包括功能塊658、664、666、674和676；以及DTO輸出信號fDTO由DTO651產(chǎn)生。其余功能塊則是一一對應(yīng)即單元604對應(yīng)于功能塊670，單元608對應(yīng)于672以及輸出模塊616對應(yīng)于鎖存器678。輸出信號的當前相位由離散時間振蕩器(DTO)652產(chǎn)生，它包括加法器654和由恒定頻率參考時鐘RCLK鐘控的寄存器656。DTO輸出是階梯狀n位信號DTO_val。DTO輸出信號的頻率與可以作為DTO的比例因子來處理的DTO輸入信號N_val成比例。數(shù)字頻率轉(zhuǎn)換器650例示了產(chǎn)生圖5所示信號的詳細系統(tǒng)配置。具體而言，輸入?yún)⒖紩r鐘信號RCLK饋送到時移單元670，以生成一組時移RCLK信號RCLK，其中RCLK的兩個上升沿之間的延遲信號數(shù)由值D_val設(shè)定，每個連續(xù)RCLK信號相對于前一個信號延遲值STEP。脈沖發(fā)生器672接收時移RCLK發(fā)生器670的輸出信號，并創(chuàng)建一組時移脈沖。分頻器658的n位輸出信號K是將D_val除以比例系數(shù)N_val或N得到的結(jié)果。DTO652的輸出(DTO_val)饋送到以下這兩個單元的輸入端Carry_set(進位_置位)分析器660和Carry_reset(進位_復位)分析器662。進位置位分析器660確定產(chǎn)生達到最大計數(shù)Q的進位的RCLK周期，并創(chuàng)建兩個輸出信號標記具有一個進位的RCLK周期的選通脈沖Set_strobe以及n位DN_set，DN_set是等于Q與產(chǎn)生進位的周期之前的RCLK周期上的DTO_val之差的值。乘法器664計算延遲脈沖數(shù)Pulse_num_set同樣地，進位置位分析器662確定具有達到計數(shù)Q/2的進位的RCLK周期，并生成兩個輸出信號標記具有一個進位的RCLK周期的選通脈沖Reset_strobe以及n位DN_reset，DN_reset是等于Q/2與產(chǎn)生進位時的周期之前的RCLK周期上的DTO_val之差的值。乘法器664計算必須用于根據(jù)公式(3)將輸出鎖存器678置位的延遲脈沖數(shù)Pulse_num_set。同樣地，乘法器666計算必須用于根據(jù)公式(3)將輸出鎖存器678復位的延遲脈沖數(shù)Pulse_num_reset。脈沖選擇器674從脈沖發(fā)生器672產(chǎn)生的脈沖中選擇對應(yīng)于Pulse_num_set的一個脈沖，如果輸入信號Set_strobe有效，則利用該脈沖來使輸出信號Set有效。脈沖選擇器674從脈沖發(fā)生器672產(chǎn)生的脈沖中選擇對應(yīng)于Pulse_num_reset的一個脈沖，如果輸入信號Reset_strobe有效，則利用該脈沖來使輸出信號Reset有效。輸出鎖存器678產(chǎn)生頻率轉(zhuǎn)換器輸出信號Out_clock。還應(yīng)該注意的是，在時移單元604中生成所需的時移RCLK信號的數(shù)字電路可以多種不同的方式來實現(xiàn)。在一個實施例中，由圖7所示的延遲線700產(chǎn)生多個時移RCLK信號，其中一串D個或更多個已知的延遲單元704以串聯(lián)方式連接并在每個節(jié)點處引出抽頭，以產(chǎn)生連續(xù)的時移RCLK波形RCLK(1)-RCLK(D)，如圖5所示。在本實施例中，延遲單元704具有等于上述STEP的相同固定時延。但是，在某些實施例中，延遲單元704具有可選的時延。再參考圖6a，數(shù)字設(shè)計領(lǐng)域的技術(shù)人員應(yīng)該知道，脈沖發(fā)生器單元608中的脈沖信號產(chǎn)生和脈沖選擇器單元608中的脈沖選擇機制都可以以適合特定應(yīng)用的多種已知方式實現(xiàn)，但在上述通用方法范圍內(nèi)工作，以得到基本同步的數(shù)字頻率轉(zhuǎn)換器。圖8a顯示根據(jù)本發(fā)明實施例，實現(xiàn)基本同步的頻率轉(zhuǎn)換器的通用方法800的流程圖。該頻率轉(zhuǎn)換處理過程開始于步驟802，在步驟804中確定適當?shù)念l率設(shè)置參數(shù)，如頻率設(shè)置N_val、RCLK兩個前沿之間的脈沖數(shù)D_val和pulse_num選擇值。但是，在一些實施例中可以改為，在頻率轉(zhuǎn)換方法800中需要特定參數(shù)之前在任何步驟計算參數(shù)值。在步驟808生成多個時移參考信號，以及在步驟812生成對應(yīng)的多個時移脈沖。應(yīng)該注意的是，在其他實施例中，時移參考時鐘信號可以在步驟804之前或同時生成。在步驟816，根據(jù)pulse_num置位和pulse_num復位選擇參數(shù)，選擇對應(yīng)于期望相位校正輸出信號的時移脈沖。在本實施例中，該置位和復位脈沖經(jīng)定時，以便與DTO參考信號周期的起始位置和中間位置同步。但是，其他實施例可以選擇其他觸發(fā)點來發(fā)出選擇的置位和復位信號。繼續(xù)討論本實施例，在步驟820，利用對應(yīng)于輸出時鐘信號的期望上升沿和下降沿的時移脈沖來生成輸出時鐘信號的上升沿和下降沿。在步驟804，處理所述過程以生成下一個輸出時鐘周期的輸出時鐘信號。此外，應(yīng)理解，所述步驟均是示例性的，在若干情況下各個步驟的次序可以改變，還可以刪除某些步驟以及增加其他步驟。圖8b顯示根據(jù)本發(fā)明實施例，實現(xiàn)基本同步的頻率轉(zhuǎn)換器的詳細方法850的流程圖。該頻率轉(zhuǎn)換處理過程開始于步驟852，其中確定適當?shù)念l率設(shè)置N_val以及RCLK兩個前沿之間的脈沖數(shù)D_val。在步驟854生成多個時移參考時鐘信號，并在步驟856生成對應(yīng)的多個時移脈沖。在步驟858，得到系數(shù)K＝D_val/N_val。該處理過程在步驟860于RCLK上升沿之后開始，在步驟862，使DTO按比例因子N_val的值遞增。此后，有兩個可能的并行附屬分支。第一分支包括將輸出鎖存器置位的步驟866、870、874和878。第二分支包括將輸出鎖存器復位的步驟868、872、876和880。在步驟866，分析DTO輸出信號以確定是否有達到最大計數(shù)Q的進位。如果產(chǎn)生了進位，則在步驟870生成dNset值和Set_strobe。信號Set_strobe標記具有進位的RCLK周期，而n位dN_set值等于Q與產(chǎn)生進位的周期之前的RCLK周期上的DTO輸出之差。在步驟874，計算Pulse_num_set的數(shù)值，其中Pulse_num_set的值確定隨后由哪一個延遲脈沖將輸出鎖存器置位。在步驟878，選擇對應(yīng)于Pulse_num_set的延遲脈沖，并在步驟882將其用于對輸出鎖存器置位。在步驟868、872、876、880，采用相同的過程來將輸出鎖存器復位。應(yīng)該注意的是，在一些實施例中，可以將步驟858排除掉。此外，在另一些實施例中，可以將步驟874和876排除掉。再者，應(yīng)理解，所述步驟均是示例性的，在若干情況下，各步驟的次序可以變更，還可以刪除某些步驟以及增加其他步驟。圖9說明用于實施本發(fā)明的計算機系統(tǒng)900。如本領(lǐng)域周知，ROM用于沿單一方向?qū)?shù)據(jù)和指令傳送到CPU，而RAM通常用于以雙向方式傳送數(shù)據(jù)和指令。CPU902通?？砂ㄈ魏螖?shù)量的處理器。主存儲裝置904和906均可包括任何合適的計算機可讀介質(zhì)。通常為海量存儲裝置的輔助存儲介質(zhì)908還可以雙向方式連接到CPU902，提供附加的數(shù)據(jù)存儲容量。海量存儲裝置908是可用于存儲含計算機代碼、數(shù)據(jù)等的程序的計算機可讀介質(zhì)。通常，海量存儲裝置908是速度通常比主存儲裝置904、906慢的存儲介質(zhì)，如硬盤、磁帶。海量存儲裝置908可以采取磁帶或紙帶讀取器或某種其他已知設(shè)備的形式。應(yīng)理解，保持在海量存儲裝置908中的信息可以在適當情況下以標準方式作為虛擬內(nèi)存結(jié)合為主存儲906的一部分。具體的主存儲裝置(如CD-ROM)也可以將數(shù)據(jù)單向傳遞給CPU902。CPU902還連接到一個或多個輸入/輸出裝置910，包括但不限于如下這些裝置視頻監(jiān)視器、跟蹤球、鼠標、鍵盤、麥克風、觸摸顯示屏、傳感讀卡器、磁帶或紙帶讀取器、書寫板(tablet)、輸入筆(styluse)、語音或手寫體識別裝置；或者其他眾所周知的輸入裝置，例如其他計算機。最后，作為一種可選方案，CPU902可以利用通常如912處所示的網(wǎng)絡(luò)連接連接到計算機或電信網(wǎng)絡(luò)，如因特網(wǎng)或內(nèi)部網(wǎng)?？梢栽O(shè)想，利用此網(wǎng)絡(luò)連接，CPU902可以在執(zhí)行上述方法步驟的過程中從網(wǎng)絡(luò)接收信息，也可以將信息輸出到網(wǎng)絡(luò)。此類信息(通常表示為要由CPU902執(zhí)行的指令序列)可以例如嵌入載波中的計算機數(shù)據(jù)信號的形式從網(wǎng)絡(luò)接收以及輸出到網(wǎng)絡(luò)。上述裝置和材料將是計算機硬件和軟件領(lǐng)域技術(shù)人員所熟悉的。雖然只對本發(fā)明的幾個實施例進行了相當詳細的說明，但應(yīng)理解，在不背離本發(fā)明精神和范圍的前提下可以許多其他具體形式來實施本發(fā)明。例如，雖然所示的實施例顯示為每個DTO輸出周期有一個輸出時鐘周期，同時DTO輸出信號的某些預定位置(即Q和Q/2)對應(yīng)于輸出時鐘沿，但應(yīng)理解，在其他實施例中，這些沿的轉(zhuǎn)變位置可以變更，而且位置數(shù)量也可以更多。因此，上述實施例應(yīng)視為說明性的而非限定性的，本發(fā)明不應(yīng)局限于所提供的這些細節(jié)，而是可以在所附權(quán)利要求書的范圍內(nèi)進行修改。權(quán)利要求1.用于數(shù)字頻率轉(zhuǎn)換的裝置，所述裝置包括數(shù)字時移單元，其配置為輸出多個時移參考信號；連接到所述時移單元的數(shù)字脈沖發(fā)生器單元，其中所述數(shù)字脈沖發(fā)生器單元配置為接收所述多個時移參考信號并輸出多個時移脈沖；連接到所述數(shù)字脈沖發(fā)生器單元的數(shù)字相位分析器單元，所述數(shù)字相位分析器單元配置為接收具有第一頻率的源信號并且將相位信息輸出到所述數(shù)字脈沖發(fā)生器單元；連接到所述相位分析器單元以及所述脈沖發(fā)生器單元的數(shù)字脈沖選擇器單元，其中所述數(shù)字脈沖選擇器單元設(shè)為基于所述多個時移脈沖和所述相位信息輸出置位信號和復位信號；以及連接到所述數(shù)字脈沖選擇器單元的數(shù)字輸出模塊，其中所述輸出模塊設(shè)為基于所述置位信號和所述復位信號生成具有第二頻率的數(shù)字輸出信號。2.如權(quán)利要求1所述的裝置，其特征在于所述脈沖選擇器單元還包括計算單元，其設(shè)為基于對應(yīng)于所述源信號的頻率設(shè)置值和第一值計算第二值；乘法器單元，其用于基于所述第二值和所述相位信息提供脈沖選擇值；以及脈沖選擇器模塊，其設(shè)為基于所述脈沖選擇值提供對應(yīng)于所述置位信號或所述復位信號的時移脈沖。3.如權(quán)利要求1所述的裝置，其特征在于所述時移單元包括延遲線。4.如權(quán)利要求1所述的裝置，其特征在于所述輸出模塊包括置位復位鎖存器。5.頻率轉(zhuǎn)換裝置中的一種頻率轉(zhuǎn)換方法，所述方法包括如下步驟(a)確定多個頻率置位參數(shù)；(b)生成多個時移信號；(c)基于第一參考信號選擇適當?shù)臅r移信號以將輸出信號置位；(d)基于所述第一參考信號選擇適當?shù)臅r移信號以將所述輸出信號復位；以及(e)生成對應(yīng)于所述選擇的時移置位信號和所述選擇的時移復位信號的輸出信號。6.如權(quán)利要求5所述的方法，其特征在于步驟(b)中的信號產(chǎn)生還包括如下步驟(f)生成由第二參考信號派生的多個時移信號。7.如權(quán)利要求6所述的方法，其特征在于還包括如下步驟(g)生成由所述多個時移信號派生的多個時移脈沖，其中，在(d)中從所述多個時移脈沖中選擇所述適當?shù)臅r移信號。8.如權(quán)利要求5所述的方法，其特征在于在(c)中選擇所述適當?shù)臅r移信號的步驟還包括如下步驟(h)確定所述第一參考信號的新周期的開始；以及(i)選擇所述適當?shù)臅r移信號，以便僅在所述周期開始將所述輸出置位。9.如權(quán)利要求5所述的方法，其特征在于在(d)中選擇所述適當?shù)臅r移信號的步驟還包括如下步驟(j)確定所述第一參考信號的周期的中間位置；以及(k)選擇所述適當?shù)臅r移信號，以便僅在所述周期的所述中間位置將所述輸出復位。10.如權(quán)利要求5所述的方法，其特征在于在(a)中確定所述多個頻率置位參數(shù)的步驟還包括如下步驟確定生成所述多個時移信號所需的第一組參數(shù)，其中所述第一組參數(shù)包括時間偏移量和延遲信號的數(shù)量。11.如權(quán)利要求10所述的方法，其特征在于在(a)中確定所述多個頻率置位參數(shù)的步驟還包括如下步驟計算(c)和(d)兩步驟中時移信號選擇所用的第一常數(shù)，其中所述第一常數(shù)是根據(jù)對應(yīng)于所述第一參考信號的頻率設(shè)置值和所述延遲信號數(shù)量來計算的。12.一種用于數(shù)字頻率轉(zhuǎn)換的系統(tǒng)，所述系統(tǒng)包括設(shè)為確定多個頻率置位參數(shù)的處理器；設(shè)為生成多個時移信號的處理器；設(shè)為基于第一參考信號選擇適當?shù)臅r移信號，以將輸出信號置位的處理器；設(shè)為基于所述第一參考信號選擇適當?shù)臅r移信號，以將所述輸出信號復位的處理器；以及設(shè)為生成對應(yīng)于所述置位和復位信號的輸出信號的輸入/輸出裝置。13.如權(quán)利要求12所述的系統(tǒng)，其特征在于所述多個時移信號的產(chǎn)生還包括設(shè)為生成由第二參考信號派生的多個時移信號的處理器。14.如權(quán)利要求13所述的系統(tǒng)，其特征在于還包括設(shè)為生成由所述多個時移信號派生的多個時移脈沖的處理器，其中選擇用于將輸出信號置位和復位的信號是從所述多個時移脈沖中選擇的。15.一種用于數(shù)字頻率轉(zhuǎn)換的計算機程序產(chǎn)品，所述計算機程序產(chǎn)品包括確定多個頻率置位參數(shù)的計算機代碼；生成多個時移信號的計算機代碼；基于第一參考信號選擇適當?shù)臅r移信號，以將輸出信號置位的計算機代碼；基于所述第一參考信號選擇適當?shù)臅r移信號，以將所述輸出信號復位的計算機代碼；生成對應(yīng)于所述選擇的置位和復位信號的所述輸出信號的計算機代碼；以及存儲所述計算機代碼的計算機可讀介質(zhì)。16.如權(quán)利要求15所述的計算機程序產(chǎn)品，其特征在于所述多個時移信號的產(chǎn)生還包括生成由第二參考信號派生的多個時移信號的計算機代碼。17.如權(quán)利要求16所述的計算機程序產(chǎn)品，其特征在于還包括生成由所述多個時移信號派生的多個時移脈沖的計算機代碼，其中選擇用于將所述輸出信號置位和復位的信號是從所述多個時移脈沖選擇的。18.如權(quán)利要求15所述的計算程序產(chǎn)品，其特征在于，所述計算機可讀介質(zhì)是從下列各項組成的集合中選擇的一種計算機可讀介質(zhì)含于載波中的數(shù)據(jù)信號、CD-ROM、硬盤、軟盤、磁帶以及半導體存儲器。全文摘要提供了一種通用方法以在全數(shù)字頻率轉(zhuǎn)換裝置中實現(xiàn)頻率轉(zhuǎn)換，所述全數(shù)字頻率轉(zhuǎn)換器生成具有可選相位和頻率且基本與要轉(zhuǎn)換的輸入信號同步的信號。生成多個時移信號，并從中選擇一個適當?shù)男盘杹韺⑤敵鲂盘栔梦缓蛷臀弧＿€提供了實施本發(fā)明的裝置、計算系統(tǒng)和軟件產(chǎn)品。文檔編號H03K5/13GK1653690SQ03810801公開日2005年8月10日申請日期2003年3月12日優(yōu)先權(quán)日2002年3月18日發(fā)明者斯坦尼斯拉夫·格魯辛申請人:創(chuàng)世紀微芯片公司