專利名稱：快速控制輸出緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明系關(guān)于輸出緩沖器，具體而言，系關(guān)于當(dāng)希望電容器的充電時(shí)間較短時(shí)來(lái)圍繞一目標(biāo)值控制內(nèi)部VDDQ參考電壓。
背景技術(shù)：
在集成器件中，可將一內(nèi)部電源視為一外部管腳與集成晶體管之間的RLC模型(電阻-電感-電容)。圖1顯示了一所述模型的簡(jiǎn)化電路示意圖。圖1顯示一外部電壓或VDDQGEN(或圖1中的VDDQ_GEN)經(jīng)電感L連接至電阻器Ri，...，Rn及電容器Ci，...，Cn，其中電容Ci，...，Cn供應(yīng)內(nèi)部電壓或VDDQinternal(或圖1中的INTERNAL_VDDQ)。考慮到此模型，當(dāng)希望在極短時(shí)間(即毫微秒范圍(ns))內(nèi)對(duì)一相對(duì)大的電容進(jìn)行充電時(shí)，會(huì)發(fā)現(xiàn)由電感及電阻引起的問(wèn)題。
在上述情況下，當(dāng)流過(guò)一個(gè)很大的電流時(shí)，其會(huì)在電阻上發(fā)生很大的降低。如果不予以控制，則在電阻處降低的電源電流波動(dòng)將導(dǎo)致內(nèi)部電源VDDQinternal(因電感引起)值降低或過(guò)沖。
此等降低及過(guò)沖可能使VDDQinternal值發(fā)生變化，從而導(dǎo)致不期望的后果。例如，當(dāng)VDDQinternal無(wú)法控制地降低到低于一觸發(fā)點(diǎn)電壓時(shí)，可能會(huì)關(guān)閉以VDDQ作為一高參考電壓的p-mos晶體管。此外，當(dāng)VDDQinternal最終降低至低于觸發(fā)點(diǎn)電壓時(shí)，可減緩那些Vgate等于0的晶體管的輸出切換。由于需在檢測(cè)到Vout邏輯值為“1”之前等待VDDQ恢復(fù)，因此，相關(guān)的延遲可能會(huì)導(dǎo)致發(fā)生上述不期望的效應(yīng)。
輸出數(shù)據(jù)管腳的充電及放電(即，其特征為具有相對(duì)較大的電容)便是此一效應(yīng)可能產(chǎn)生明顯的不期望效應(yīng)的其中一種情況。為防止此等效應(yīng)，可在輸出緩沖器接通時(shí)提供電流控制。
可采用各種技術(shù)對(duì)VDDQ吸收的電流進(jìn)行控制。其中一種技術(shù)是控制p-mos緩沖器的接通。緩沖器元件在數(shù)字模式下不接通，這在傳統(tǒng)結(jié)構(gòu)中是一種典型情況，但其VGS絕對(duì)值根據(jù)一待定控制隨時(shí)間上升。
圖2簡(jiǎn)要圖示說(shuō)明一傳統(tǒng)結(jié)構(gòu)。圖2中的傳統(tǒng)結(jié)構(gòu)具有一連接至p-mos(P4)晶體管M0及M3的VDDQinternal。p-mos晶體管M3連接至n-mos(N)晶體管M2。p-mos晶體管M0連接至n-mos(N)晶體管M1。n-mos晶體管M1及M2分別接地。一輸入控制信號(hào)dataout(或圖2中的OUT_DATA)控制每一p-mos晶體管M3及n-mos晶體管M2。p-mos晶體管M3的輸出控制每一p-mos晶體管M0及n-mos晶體管M1。p-mos晶體管M0的輸出連接至電容器Cout。
如在圖2所示電路，可通過(guò)在Dataout低時(shí)將p-mos晶體管M0的柵極接地來(lái)控制放電電流。以此方式，當(dāng)輸出數(shù)據(jù)從“0”改變?yōu)椤?”時(shí)，輸出緩沖器吸收的電流在時(shí)間上具有一連續(xù)曲線分布而無(wú)突然變化。
本發(fā)明中的認(rèn)知本發(fā)明認(rèn)知，可根據(jù)圖3通過(guò)各種方法修改圖2中的電路來(lái)確定柵極放電電流值。該些修改中的每一種修改都包括在與圖2中的p-mos晶體管M3相對(duì)應(yīng)的p-mos晶體管M6的輸出及與圖2中的n-mos晶體管M2相對(duì)應(yīng)的n-mos晶體管M4之間插入一器件D。p-mos晶體管M6的輸出仍控制p-mos晶體管M7，p-mos晶體管M7對(duì)應(yīng)于圖2中的p-mos晶體管M0。與圖2中的n-mos晶體管M1相對(duì)應(yīng)的n-mos晶體管M5現(xiàn)在由數(shù)字N控制器控制。具體的修改包括增加一放電電阻器作為器件D，如圖4中的電路所示；或者增加一鏡像電流晶體管作為器件D，如圖5中的電路所示。
參考圖4，放電電阻器(RP)R1可插入與圖2中的p-mos晶體管M3相對(duì)應(yīng)的p-mos晶體管M10的輸出及與圖2中的n-mos晶體管M2相對(duì)應(yīng)的n-mos晶體管M8之間。p-mos晶體管M10的輸出仍控制與圖2 p-mos晶體管M0相對(duì)應(yīng)的p-mos(P4)晶體管M11。圖4電路中的n-mos晶體管(N)M9(其對(duì)應(yīng)于圖2中的n-mos晶體管M1)由數(shù)字N控制器控制，而不是如同圖2電路中那樣由p-mos晶體管M10的輸出控制。
參考圖5，鏡像電流晶體管M16可插入與圖2中的p-mos晶體管M3相對(duì)應(yīng)的p-mos晶體管M14的輸出及與圖2中的n-mos晶體管M2相對(duì)應(yīng)的n-mos晶體管M12之間。鏡像電流晶體管M16由Imirror(或圖5中的I_MIRROR)控制。p-mos晶體管M14的輸出仍控制與圖2中的p-mos晶體管M0相對(duì)應(yīng)的p-mos(P4)晶體管M15。圖5電路中的n-mos晶體管(N)M13將由數(shù)字N控制器控制，而不是如同圖2電路中那樣由p-mos晶體管M14的輸出控制。
上述參考圖4和圖5論述的解決方案可解決VDDQ降低問(wèn)題，因?yàn)槠淇煽刂凭彌_器的接通。然而，這些解決方案并非可在Cout被充電及電流趨于0時(shí)避免VDDQ發(fā)生過(guò)沖的較佳解決方案。這些解決方案不涉及一主動(dòng)控制，因?yàn)镽1的電阻值或M16的鏡像電流值在電路設(shè)計(jì)時(shí)即已確定，并且在事后不能修改。人們需要一種可防止上述VDDQ降低及過(guò)沖問(wèn)題的主動(dòng)控制。

發(fā)明內(nèi)容
鑒于上文中所述，本發(fā)明提供利用一有限的電路開(kāi)銷即可避免內(nèi)部VDDQ降低及過(guò)沖的輸出緩沖器接通控制。最終的VDDQ變化可由一輸出電壓反饋裝置通過(guò)主動(dòng)控制來(lái)予以自動(dòng)校正。
一尤其較佳的輸出緩沖器接通控制電路包括至少四個(gè)晶體管。第一晶體管具有一連接至一內(nèi)部電壓線的第一端子且由一輸出數(shù)據(jù)源控制。第二晶體管具有一連接至該內(nèi)部電壓線的第一端子并由第一晶體管的一第二端子控制。第二晶體管亦具有一連接至一輸出電容器的第一端子的第二端子。第三晶體管由該輸出數(shù)據(jù)源控制，且具有一連接至一公共電壓的第一端子。第四晶體管由數(shù)字控制，且具有一連接至該第二晶體管的第二端子的第一端子和一連接至該公共電壓的第二端子。該接通控制電路還進(jìn)一步包含一放電電流控制電路，該放電電流控制電路連接在第一晶體管的一第二端子與第三晶體管的一第二端子之間。該放電電流控制電路較佳為主動(dòng)控制型。
該放電電流控制電路較佳包括一放電電阻器及一鏡像電流晶體管。該鏡像電流晶體管較佳由第二晶體管的第二端子與第四晶體管的第一端子之間的一連接控制。該鏡像電流晶體管較佳包括一連接至第一晶體管的第二端子的第一端子，且較佳亦包括一連接至該放電電阻器的第二端子。該放電電阻器較佳連接在鏡像電流晶體管與該第三晶體管之間。該第一及第二晶體管較佳包含p型MOSFETS，且該第三及第四晶體管較佳包含n型MOSFETS。該輸出電容器的一第二端子較佳連接至該公共電壓。


圖1示意性圖解說(shuō)明一簡(jiǎn)化RLC模型的示意性視圖，其顯示一位于一外部管腳與一集成器件的晶體管之間的輸出緩沖器；圖2示意性圖解說(shuō)明一用于接通輸出緩沖器的傳統(tǒng)電流控制；圖3示意性圖解說(shuō)明一用于接通輸出緩沖器的修改后的電流控制，其包括一放電電流控制裝置；圖4示意性圖解說(shuō)明作為圖3中放電電流控制裝置的一個(gè)實(shí)例的放電電阻器；圖5示意性圖解說(shuō)明作為圖3中放電電流控制裝置的另一個(gè)實(shí)例的鏡像電流晶體管；圖6示意性圖解說(shuō)明根據(jù)一較佳實(shí)施例一具有輸出電壓反饋的降低控制器晶體管與放電電阻器的組合。
圖7顯示一帶有傳統(tǒng)放電電流控制的接通電路與一根據(jù)一較佳實(shí)施例帶有放電電流控制的接通電路之間的VDDQ電壓-時(shí)間比較模擬曲線，以及用于產(chǎn)生該等VDDQ曲線的輸出電容器的模擬Vout的曲線。
圖8顯示一帶有傳統(tǒng)放電電流控制的接通電路與一根據(jù)一較佳實(shí)施例帶有放電電流控制的接通電路之間的VDDQ電壓-時(shí)間的比較曲線，以及一帶有傳統(tǒng)放電電流控制的接通電路與一根據(jù)一較佳實(shí)施例帶有放電電流控制的接通電路的輸出電容器的Vout比較曲線。
以參考方式并入上文中標(biāo)題為“背景技術(shù)”、“本發(fā)明的認(rèn)知”，“發(fā)明內(nèi)容”及“

”的章節(jié)均以引入的方式并入下文中的″具體實(shí)施方式
″中，用于揭示未在下文中詳細(xì)闡述的較佳實(shí)施例的組件或特性的其他實(shí)施例。
具體實(shí)施例方式
該較佳實(shí)施例的輸出緩沖器接通控制電路包括一放電電流控制電路，該放電電流控制電路較佳為主動(dòng)控制。該較佳放電電流控制電路可解決“背景技術(shù)”中所述的VDDQ過(guò)沖問(wèn)題。對(duì)VDDQ降低的控制較佳采用主動(dòng)方式。較佳地，將一p-mos晶體管插入柵極放電路徑中。該晶體管由Vout電壓(或圖6中的Cout)控制。
參考圖6，一第一p-mos晶體管M19具有一連接至VDDQinternal的第一端子。如圖所示，該第一p-mos晶體管M19由dataout控制。第二p-mos晶體管M20具有一亦連接至VDDQinternal的第一端子。第二p-mos晶體管M20由第一p-mos晶體管M19的第二端子的連接控制。一第一n-mos晶體管M17亦由dataout控制，且具有一連接至一公共電壓(如大地)的第一端子。一第二n-mos晶體管M18由數(shù)字N-控制，其具有一連接至第二p-mos晶體管M20的第二端子的第一端子及一連接至該公共電壓的第二端子。
較佳的放電電流控制電路包括一鏡像電流(較佳為p-mos型)晶體管M21，該鏡像電流晶體管M21由Vout(或圖6中的Cout)反饋控制。第二p-mos晶體管M20的第二端子及第二n-mos晶體管M18的第一端子較佳地亦均連接至Vout(或Cout)，從而亦連接至鏡像電流p-mos晶體管M21的柵極。該較佳的放電電流控制電路較佳進(jìn)一步包括一放電電阻器R5。該鏡像電流晶體管M21具有一連接至第一p-mos晶體管M19的第二端子的第一端子，所述第一p-mos晶體管M19的第二端子控制第二p-mos晶體管M20。鏡像電流晶體管M21的第二端子連接至放電電阻器R5，而接下來(lái)，放電電阻器R5連接在鏡像電流晶體管M21及第一n-mos晶體管M17的第二端子之間。
在接通期間，緩沖器柵極放電電流由電阻器“R”及p-mos “P”電阻所限定，如圖6中相應(yīng)的圓圈所示。一最終的VDDQ降低立即被p-mos晶體管M21的電阻停止，該p-mos晶體管M21的電阻隨Vout(或Cout)的值而上升。此一降低控制為“主動(dòng)”控制，因?yàn)槠淙Q于Vout或(Cout)的值，而該值上升及時(shí)。該系統(tǒng)能夠自動(dòng)恢復(fù)VDDQ降低問(wèn)題。
此外，Vout(Cout)的上升可引起圖6中的鏡像電流晶體管M21或p-mos″P″按比例關(guān)閉，而這可使輸出緩沖器的接通過(guò)程“停止”。通過(guò)這種方式，給Cout輸出電容器充電的電流將因?qū)DDQ過(guò)沖值的限制而隨時(shí)間減小。這可大大降低在晶體管內(nèi)引起的電壓應(yīng)力(該等應(yīng)力可導(dǎo)致低壓器件損壞)。
此外，根據(jù)該較佳實(shí)施例的輸出緩沖器的接通控制電路通常取決于圖1中所示模型的VDDQout的RLC值。在該較佳實(shí)施例的裝置中，可通過(guò)利用一組保險(xiǎn)絲使接通電路適應(yīng)一實(shí)際裝置的真實(shí)需求來(lái)改變接通技術(shù)。
結(jié)論通過(guò)將圖6中的鏡像電流晶體管M21或p-mos″P″晶體管引入輸出緩沖器的柵極放電路徑，可對(duì)VDDQ變化實(shí)施有利控制。圖7顯示VDDQ電壓-時(shí)間的比較模擬曲線圖。圖7中的曲線A顯示帶有傳統(tǒng)放電電流控制的接通電路(前文中參考圖2所述的接通電路)的VDDQ曲線。圖7中的曲線B顯示根據(jù)一較佳實(shí)施例帶有放電電流控制的接通電路(如本文中參考圖6所述的接通電路)的VDDQ曲線。圖7中的曲線C顯示一數(shù)字信號(hào)曲線，該數(shù)字信號(hào)用作一啟用命令來(lái)改變?cè)糜谏赡M曲線A和B的輸出的值。對(duì)于圖7中曲線A和B的模擬而言，Cout電容器的電容為50pF，外部VDDQ為2.2V，溫度T＝-40℃。
從上述A和B曲線的比較可清楚地看到，與根據(jù)傳統(tǒng)電路的曲線A的電壓相比，較佳實(shí)施例的電路的曲線B的電壓顯示出較大的穩(wěn)定性且其波動(dòng)減小。在曲線A與曲線B中，VDDQ具有相同的降低值，即皆從2.2降低至1.4。然而，p-mos控制器使VDDQ下沖持續(xù)時(shí)間明顯縮短。對(duì)于下沖控制，亦可看到一類似改善。事實(shí)上，較佳實(shí)施例的電路的曲線B實(shí)際上并無(wú)VDDQ過(guò)沖，而傳統(tǒng)電路的曲線A則顯示有一極大的過(guò)沖。
圖8進(jìn)一步顯示VDDQ電壓-時(shí)間的比較曲線。曲線A顯示具有傳統(tǒng)放電電流控制的接通電路的電壓-時(shí)間曲線。曲線B顯示具有較佳實(shí)施例的放電電流控制的接通電路的電壓-時(shí)間曲線。圖8亦顯示輸出電容器的Vout比較曲線。曲線C顯示具有傳統(tǒng)放電電流控制的接通電路的Vout-時(shí)間曲線。曲線D顯示具有較佳實(shí)施例的放電電流控制的接通電路的Vout-時(shí)間曲線。對(duì)于圖8中的曲線A-D，Cout電容器的電容為50pF，外部VDDQ為1.5V，溫度為T＝125℃。如同圖7中的各曲線，一數(shù)字信號(hào)用作啟用命令來(lái)改變輸出的值。未受控緩沖器的尺寸是限制VDDQ降低的尺寸。
圖8顯示在傳統(tǒng)情況(曲線A)及較佳實(shí)施例的電路(曲線B)的VDDQ降低和過(guò)沖相差不大時(shí)，較佳實(shí)施例的p-mos放電柵極控制器對(duì)Vout上升的控制較快。有利的是，與傳統(tǒng)電路相比，圖中顯示較佳實(shí)施例的電路將Cout充電至觸發(fā)點(diǎn)電壓(即，VDDQ/2)所花費(fèi)的時(shí)間約縮短20％。
所屬技術(shù)領(lǐng)域的技術(shù)人員應(yīng)了解，可對(duì)以上所揭示的較佳實(shí)施例進(jìn)行各種修改及修正，此不背離本發(fā)明的精神和范圍。因此，應(yīng)了解，在本發(fā)明的精神和范圍內(nèi)，可采用不同于上述具體闡述的方法實(shí)施本發(fā)明。因此，本發(fā)明的范圍不限于上述各具體實(shí)施例。本發(fā)明的范圍應(yīng)被理解為涵蓋于隨附權(quán)利要求的語(yǔ)言及其結(jié)構(gòu)和功能等效內(nèi)容中。
權(quán)利要求
1.一種輸出緩沖器接通控制電路，其包括一第一晶體管，其具有一連接至一內(nèi)部電壓線并由一輸出數(shù)據(jù)源控制的第一端子；一第二晶體管，其具有一連接至所述內(nèi)部電壓線并由所述第一晶體管的一第二端子控制的第一端子，且具有一連接至一輸出電容器的第二端子；一第三晶體管，其由所述輸出數(shù)據(jù)源控制且具有一連接至一公共電壓的第一端子；一第四晶體管，其由數(shù)字控制且具有一連接至所述第二晶體管的所述第二端子的第一端子，且具有一連接至所述公共電壓的第二端子；及一放電控制電流電路，其連接在所述第一晶體管的一第二端子與所述第三晶體管的一第二端子之間。
2.根據(jù)權(quán)利要求1所述的接通控制電路，其中所述放電電流控制電路包括一放電電阻器。
3.根據(jù)權(quán)利要求1所述的接通控制電路，其中所述放電電流控制電路包括一鏡像電流晶體管。
4.根據(jù)權(quán)利要求3所述的接通控制電路，其中所述放電電流控制電路進(jìn)一步包括一放電電阻器。
5.根據(jù)權(quán)利要求4所述的接通控制電路，其中所述鏡像電流晶體管包括一連接至所述第一晶體管的所述第二端子的第一端子，且包括一連接至所述放電電阻器的第二端子，所述放電電阻器連接在所述鏡像電流晶體管與所述第三晶體管之間。
6.一種輸出緩沖器接通控制電路，其包括一第一晶體管，其具有一連接至一內(nèi)部電壓線并由一輸出數(shù)據(jù)源控制的第一端子；一第二晶體管，其具有一連接至所述內(nèi)部電壓線并由所述第一晶體管的一第二端子控制的第一端子，且具有連接至一輸出電容器的一第一端子的一第二端子；一第三晶體管，其由所述輸出數(shù)據(jù)源控制且具有一連接至一公共電壓的第一端子；一第四晶體管，其由數(shù)字控制且具有一連接至所述第二晶體管的所述第二端子的第一端子及一連接至所述公共電壓的第二端子；及一主動(dòng)控制型放電電流控制電路，其連接在所述第一晶體管的一第二端子與所述第三晶體管的一第二端子之間。
7.根據(jù)權(quán)利要求6所述的接通控制電路，其中所述放電電流控制電路包括一放電電阻器。
8.根據(jù)權(quán)利要求6所述的接通控制電路，其中所述放電電流電路包括一鏡像電流晶體管。
9.根據(jù)權(quán)利要求8所述的接通控制電路，其中所述鏡像電流晶體管由所述第二晶體管的所述第二端子與所述第四晶體管的所述第一端子之間的一連接所控制。
10.根據(jù)權(quán)利要求8所述的接通控制電路，其中所述放電電流控制電路進(jìn)一步包括一放電電阻器。
11.根據(jù)權(quán)利要求10所述的接通控制電路，其中所述鏡像電流晶體管包括一連接至所述第一晶體管的所述第二端子的第一端子，且包括一連接至所述放電電阻器的第二端子，所述放電電阻器連接在所述鏡像電流晶體管與所述第三晶體管之間。
12.根據(jù)權(quán)利要求10所述的接通控制電路，其中所述鏡像電流晶體管由所述第二晶體管的所述第二端子與所述第四晶體管的所述第一端子之間的一連接控制。
13.根據(jù)權(quán)利要求12所述的接通控制電路，其中所述鏡像電流晶體管包括一連接至所述第一晶體管的所述第二端子的第一端子，且包括一連接至所述放電電阻器的第二端子，所述放電電阻器連接在所述鏡像電流晶體管與所述第三晶體管之間。
14.根據(jù)權(quán)利要求6所述的接通控制電路，其中所述第一及第二晶體管包含p型MOSFETS，且所述第三及第四晶體管包含n型MOSFETS。
15.根據(jù)權(quán)利要求6所述的接通控制電路，其中所述輸出電容器的一第二端子連接至所述公共電壓。
16.一種輸出緩沖器接通控制電路，其包括多個(gè)晶體管，其中至少兩個(gè)晶體管包括由一輸出數(shù)據(jù)源控制的一第一和一第二晶體管；一輸出電容器，其連接至所述多個(gè)晶體管中至少一個(gè)晶體管的一端子；及一主動(dòng)控制型放電電流控制電路，其配置在所述第一及第二晶體管之間，且包括一鏡像電流晶體管和一放電電阻器，所述鏡像電流晶體管系由一輸出電容器反饋控制。
17.根據(jù)權(quán)利要求16所述的接通控制電路，其中所述輸出電容器連接至所述多個(gè)晶體管的一第三及一第四晶體管中每一晶體管的一端子。
18.一種主動(dòng)控制型放電電流電路，其用于控制一輸出緩沖器接通控制電路的放電電流，其包括一由所述接通控制電路的一輸出電容器反饋控制的鏡像電流晶體管；及一連接至所述鏡像電流晶體管的一第二端子的放電電阻器。
19.根據(jù)權(quán)利要求18所述的放電電流電路，其中所述鏡像電流電路的一第一端子控制所述接通控制電路的一第一晶體管。
20.根據(jù)權(quán)利要求19所述的放電電流電路，所述放電電流電路連接在各由一輸出數(shù)據(jù)源控制的一對(duì)晶體管之間，該對(duì)晶體管的一第一晶體管連接在一內(nèi)部電壓與所述鏡像電流晶體管的所述第二端子之間，該對(duì)晶體管的一第二晶體管連接在所述電阻器與一公共電壓之間，所述輸出電容器也連接至所述接通控制電路的所述第一晶體管和由數(shù)字控制的一第四晶體管中每一晶體管的一端子。
全文摘要
本發(fā)明揭示一種輸出緩沖器接通控制電路，該輸出緩沖器接通控制電路包括數(shù)個(gè)晶體管及一個(gè)放電電流控制電路。一第一晶體管具有一連接至一內(nèi)部電壓線的第一端子，并由一輸出數(shù)據(jù)源控制。一第二晶體管具有一連接至所述內(nèi)部電壓線的第一端子，并由所述第一晶體管的一第二端子控制。該第二晶體管還具有連接至一輸出電容器的一第一端子的一第二端子。一第三晶體管由所述輸出數(shù)據(jù)源控制且具有連接至一公共電壓的一第一端子。一第四晶體管由數(shù)字控制且具有連接至所述第二晶體管的所述第二端子的一第一端子。該第四晶體管還具有一連接至公共電壓的第二端子。該放電電流控制電路較佳為主動(dòng)控制，且連接至所述第一晶體管的第二端子與所述第三晶體管的第二端子之間。所述放電電流控制電路較佳包括一放電電阻器及一由一輸出電容器反饋控制的鏡像電流晶體管。
文檔編號(hào)H03K19/003GK1695302SQ03824664
公開(kāi)日2005年11月9日 申請(qǐng)日期2003年9月16日 優(yōu)先權(quán)日2002年9月18日
發(fā)明者洛倫佐·貝達(dá)里達(dá), 斯特凡諾·西維羅, 達(dá)維德·曼弗雷 申請(qǐng)人:艾梅爾公司