專(zhuān)利名稱(chēng)：在上電或復(fù)位時(shí)將輸入引腳自動(dòng)箝位于預(yù)定電壓的電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及將集成電路預(yù)置或復(fù)位于一預(yù)定狀態(tài)，并且尤其涉及確保輸入端和與所述輸入端耦合的內(nèi)部鎖存器處于預(yù)置或復(fù)位狀態(tài)。
背景技術(shù)：
在存儲(chǔ)器件及其它集成電路中，往往希望或需要預(yù)置或重置電路，其包括將內(nèi)部鎖存器設(shè)置于一定態(tài)。輸入引腳可以由用戶(hù)配置成邏輯狀態(tài)“1”(與一電壓Vcc電連接)，邏輯狀態(tài)“0”(與一地電位電連接)或任其浮動(dòng)。在輸入被配置成邏輯狀態(tài)“1”的情況下，可用一電路來(lái)確保在器件的上電復(fù)位功能時(shí)輸入自動(dòng)與Vcc結(jié)合。在把輸入配置成邏輯狀態(tài)“0”或浮動(dòng)時(shí)，可使用一電路來(lái)確保輸入在器件的上電復(fù)位功能時(shí)自動(dòng)接地。
在現(xiàn)有技術(shù)中，具有從輸入線通過(guò)一電阻器到另一Vcc或接地的內(nèi)部路徑的電路可以有效地將內(nèi)部鎖存器設(shè)置于正確狀態(tài)。然而，使用這些電路在某些情況下會(huì)出現(xiàn)一問(wèn)題，就是其中的一電流會(huì)回流到輸入引腳。這種問(wèn)題會(huì)在輸入引腳要與接地連接但內(nèi)部路徑與Vcc耦合時(shí)以及還有在輸入引腳與Vcc連接但內(nèi)部路徑與接地耦合時(shí)發(fā)生。所以，會(huì)有一電流流動(dòng)并消耗電力，就算該器件并非在工作中也然。這種電力消耗是一個(gè)問(wèn)題，尤其是當(dāng)集成電路是裝在一最終產(chǎn)品諸如一使用電池的手機(jī)內(nèi)時(shí)，因?yàn)檫@樣會(huì)縮短電池的壽命。
現(xiàn)有技術(shù)中解決此問(wèn)題的方法之一是使用如圖2所示的鎖存器電路以有效地消除維持電流。然而，業(yè)已發(fā)現(xiàn)用于自動(dòng)地將輸入引腳連接至要求狀態(tài)(“0”或“1”或浮動(dòng))的典型鎖存器電路并不能在每一可能發(fā)生的情況下正確地工作。例如，在圖3a-3c中的曲線圖示出了一種情況，其中，圖2所示的鎖存器的輸入引腳31是通過(guò)一電容器與Vcc連接(這在輸入引腳浮動(dòng)時(shí)是常見(jiàn)的情況)。在這種情況下，會(huì)要求晶體管33的自動(dòng)接地功能在上電復(fù)位時(shí)及上電復(fù)位后能正常工作。為此，在節(jié)點(diǎn)Y處的與非門(mén)的輸出37必須是邏輯“1”以導(dǎo)通NMOS晶體管33并將在節(jié)點(diǎn)X處的輸入線32下拉到接地電位。輸入線32是NAND門(mén)35的一個(gè)輸入，而另一個(gè)輸入是上電復(fù)位信號(hào)(PORL)，其為一低態(tài)有效信號(hào)。請(qǐng)參閱圖3a-3c中的曲線圖，在工作的階段1時(shí)，輸入Vcc 40上升，上電復(fù)位PORL信號(hào)(曲線42)斜線上升至邏輯“1”。在節(jié)點(diǎn)Y處的電壓(曲線50)為邏輯“0”，在節(jié)點(diǎn)X處的電壓(曲線60)隨Vcc而行。當(dāng)施加PORL信號(hào)時(shí)(曲線圖的階段2)，則PORL信號(hào)變低，而Vcc 40繼續(xù)上升。對(duì)節(jié)點(diǎn)X及Y的作用將取決于下拉晶體管83是否夠強(qiáng)以致于其可將輸入線32上的電壓下拉到一與NAND門(mén)35的邏輯電平“0”對(duì)應(yīng)的電壓。當(dāng)晶體管33是一強(qiáng)的下拉晶體管時(shí)，則在曲線圖中的階段2時(shí)，節(jié)點(diǎn)X按照曲線61下拉到邏輯“0”電壓電平。按照一NAND門(mén)的真值表，在階段2中的上電復(fù)位的PORL信號(hào)為低，其將確保NAND門(mén)的輸出(節(jié)點(diǎn)Y)為“1”而不管在節(jié)點(diǎn)X處的電壓為何。不過(guò)，在階段3時(shí)，當(dāng)PORL信號(hào)關(guān)斷(變高)，在節(jié)點(diǎn)Y處的電壓將取決于在節(jié)點(diǎn)X處的電壓，在一強(qiáng)下拉晶體管33的情況下，節(jié)點(diǎn)X將被下拉到“0”(曲線61)，結(jié)果使節(jié)點(diǎn)Y變成“1”(曲線51)。這是一預(yù)期的結(jié)果，因?yàn)樽詣?dòng)接地電路將會(huì)正常地工作。然而，如果晶體管33是一弱下拉晶體管，則Vcc將使節(jié)點(diǎn)X上拉到高(“1”)值(曲線62)，其使節(jié)點(diǎn)Y變?yōu)椤?”(曲線52)。這不是預(yù)期的。因?yàn)檫@只會(huì)鎖定于“0”以及晶體管33關(guān)斷，使節(jié)點(diǎn)X保持在一高邏輯電平并且阻止自動(dòng)接地電路起作用。
在另一個(gè)例子中，圖4a-4c中的曲線圖示出了一種情況，其中，圖2所示的鎖存器的輸入引腳通過(guò)一電阻器連接到Vcc(這是當(dāng)輸入引腳連接Vcc時(shí)常見(jiàn)的情況)。在這種情況下，會(huì)要求通過(guò)晶體管33的自動(dòng)接地功能在上電復(fù)位時(shí)及上電復(fù)位后不起作用。(在這種情況下，要求的會(huì)是一”自動(dòng)VCC”)。為此，在節(jié)點(diǎn)Y處的NAND門(mén)35的輸出37必須是邏輯“0”，為的是關(guān)斷NMOS晶體管33以使在節(jié)點(diǎn)X處的輸入線可上拉到高電壓電位(Vcc)。在節(jié)點(diǎn)X處的電壓值為NAND門(mén)35的一輸入33，而另一輸入是上電復(fù)位信號(hào)(PORL)，其為一低態(tài)有效信號(hào)。參閱圖4a-4c中的曲線圖，在工作的階段1(在PORL信號(hào)之前)，輸入Vcc 40上升，上電復(fù)位信號(hào)42斜線上升至邏輯“1”。在節(jié)點(diǎn)Y 50處的電壓處于邏輯“0”。在節(jié)點(diǎn)“X”80處的電壓跟隨Vcc。當(dāng)施加PORL信號(hào)42時(shí)(曲線圖的階段2)，則PORL信號(hào)變低，且Vcc 40繼續(xù)上升。對(duì)節(jié)點(diǎn)X及Y的作用將取決于下拉晶體管33是否夠強(qiáng)以致于其可將輸入線上的電壓下拉到一與NAND門(mén)的邏輯電平“0”對(duì)應(yīng)的電壓。當(dāng)晶體管33是一強(qiáng)的下拉晶體管時(shí)，則在曲線圖中的階段2時(shí)，節(jié)點(diǎn)X按照曲線81下拉到一邏輯“0”電壓電平。按照NAND門(mén)的真值表，在階段2中的上電復(fù)位信號(hào)為低，其將確保NAND門(mén)的輸出(節(jié)點(diǎn)Y)為“1”而不管在節(jié)點(diǎn)X處的電壓為何。不過(guò)，在階段3時(shí)，當(dāng)PORL信號(hào)關(guān)斷(變高)，在節(jié)點(diǎn)Y處的電壓將取決于在節(jié)點(diǎn)X處的電壓。在下拉晶體管33為一強(qiáng)晶體管的情況下，節(jié)點(diǎn)X將被下拉至“0”(曲線81)，導(dǎo)致使節(jié)點(diǎn)Y轉(zhuǎn)向“1”(曲線71)。這不是要求的結(jié)果。因?yàn)楫?dāng)晶體管33把輸入線32下拉到地電位時(shí)，Vcc電路將不能正常工作。因此，當(dāng)晶體管是一強(qiáng)下拉晶體管時(shí)，自動(dòng)Vcc電路就不能正常地工作。
在美國(guó)專(zhuān)利申請(qǐng)公告US2003/0214337A1中，Miyagi嘗試通過(guò)設(shè)置一具有一耗盡型MIS晶體管的RS鎖存器確保其總是在一指定狀態(tài)下啟動(dòng)以避免在上電時(shí)鎖存器復(fù)位不可靠的問(wèn)題。
解決此問(wèn)題的另一方法是要求用戶(hù)把未連接的輸入引腳接地。但是由于通常要求要給使用者提供相關(guān)的連接(或不連接)輸入引腳的靈活性，因此要求用戶(hù)動(dòng)手把所有不用的輸入引腳都接地不是解決此問(wèn)題的理想辦法。
在美國(guó)專(zhuān)利6,335,648中，Matsushita敘述了一種提高集成電路在一復(fù)位情況下的穩(wěn)定性的途徑，其使用了一通過(guò)一復(fù)位信號(hào)有效地設(shè)置的RS觸發(fā)器，其輸出施加于一n溝道下拉晶體管，該下拉晶體管通過(guò)一電阻器器耦合在輸出節(jié)點(diǎn)和接地之間。額外的電路，包括一與反相緩沖器耦合的或門(mén)電路，被用于重置觸發(fā)器從而使其在復(fù)位情況結(jié)束后不會(huì)干擾正常的工作。然而，理想的是有一種較為簡(jiǎn)單的電路。
為了避免上述問(wèn)題，就要求輸入引腳在一復(fù)位狀態(tài)下可自動(dòng)連接到一預(yù)定的電勢(shì)，而無(wú)需拿走用戶(hù)在正常工作中如何使用輸入引腳的靈活性。理想的是這一自動(dòng)箱位電路的結(jié)構(gòu)較簡(jiǎn)單，能夠在各種情況下工作(輸入引腳接地、連接Vcc或浮動(dòng))而不依賴(lài)于鎖存器的下拉晶體管的強(qiáng)度，并且不耗用不必要的電流及功率。

發(fā)明內(nèi)容
本發(fā)明提供了一種響應(yīng)一復(fù)位信號(hào)自動(dòng)地將輸入端及其相關(guān)輸入線路箝位于一預(yù)定電壓電勢(shì)的電路。該電路使用一諸如一柵極被耦合以接收該復(fù)位信號(hào)的晶體管的電子開(kāi)關(guān)裝置，其使該輸入線與一電壓饋送線(Vcc或地線)有效地耦合以致于該輸入線不會(huì)處于一不確定的浮動(dòng)電壓。結(jié)果，任何未連接的輸入端，從而換句話說(shuō)為浮動(dòng)的，現(xiàn)在將處于一有效的數(shù)字狀態(tài)。這樣就可確保任何與該輸入耦合的內(nèi)部鎖存器正確地重置到一準(zhǔn)備好接受數(shù)據(jù)的狀態(tài)。
該電路的一示例性實(shí)施例還包括一電壓電平維持裝置，其用于在該復(fù)位信號(hào)不再持續(xù)時(shí)使輸入線弱保持于一固定電壓電平，直至輸入端由一施加的信號(hào)驅(qū)動(dòng)為止。


圖1是本發(fā)明的一示例性實(shí)施例的電路示意圖。
圖2是一屬于現(xiàn)有技術(shù)的典型輸入鎖存器電路的電路示意圖。
圖3a-3C以及圖4a-4c是圖2所示的現(xiàn)有技術(shù)電路在一上電復(fù)位操作時(shí)在多個(gè)位置的電壓相對(duì)于時(shí)間的曲線圖。
具體實(shí)施例方式
參照?qǐng)D1，可見(jiàn)一根據(jù)本發(fā)明的自動(dòng)箝位電路與一集成電路的一輸入引腳、墊片或其它終端連接11相連。一導(dǎo)電輸入線13與該輸入端11關(guān)聯(lián)并與其耦合。該輸入線13又，例如在此實(shí)施例中，通過(guò)NAND邏輯門(mén)25的輸出15與該集成電路的剩余部分耦合。
如上所述，在一復(fù)位操作時(shí)，可要求該輸入端11及其關(guān)聯(lián)的輸入線13具有一與一數(shù)字邏輯電平對(duì)應(yīng)的預(yù)定電壓電位以確保該電路可處于一正確的復(fù)位狀態(tài)。例如，如果允許該輸入端11浮動(dòng)，則該輸出線路15可與一狀態(tài)或許不定的輸入鎖存器連接。在圖1中，該電路可箝位于一地電位，但其也可輕易地箝位于其它一些電壓電位，諸如Vcc。圖中所示的自動(dòng)接地電路確保該輸入線13在一復(fù)位操作時(shí)正確地接地。
取決于該與輸入11-15與耦合的集成電路的特征，還可要求在該輸入線13上的既定電壓電平一直維持直至由一施加于輸入端11的信號(hào)驅(qū)動(dòng)為止。圖1所示的示范性實(shí)施例也在該復(fù)位信號(hào)不再維持后將該輸入弱保持于一固定電壓電位。
該自動(dòng)接地電路包括一用作為電子開(kāi)關(guān)的下拉晶體管17以在一復(fù)位信號(hào)PORL維持時(shí)將使該輸入線路13向接地放電。該下拉晶體管在輸入線13和接地之間耦合，并且具有一耦合成可接收該復(fù)位信號(hào)PORL的柵極端19。
在此實(shí)施例中，該下拉晶體管17為一n溝道MOS場(chǎng)效應(yīng)晶體管(或FET)。因?yàn)樵搹?fù)位信號(hào)PORL通常設(shè)計(jì)成低態(tài)有效，所以可設(shè)置一反相器21，其輸出與該晶體管的柵極19連接，其輸入23則接收該復(fù)位信號(hào)PORL，以致于當(dāng)該低態(tài)有效復(fù)位維持于柵極19時(shí)首先會(huì)反相成一高電壓邏輯電平。
只要維持該復(fù)位信號(hào)PORL，該晶體管17就導(dǎo)通，并使電流自輸入線下泄到接地。該晶體管17的導(dǎo)電性能最好要夠好以便可快速地把輸入線13下拉到地電位，當(dāng)該復(fù)位信號(hào)PORL不再維持時(shí)(變高)，該晶體管17關(guān)斷，然后就不再為該輸入線13有效地放電。
圖1所示的示范性實(shí)施例還包括一電壓電平維持電路，其包括一NAND(與非)邏輯門(mén)25和一第二下拉晶體管27。該與非門(mén)25具有一與輸入線13耦合的第一輸入、一耦合成可接收該復(fù)位信號(hào)PORL的第二輸入以及一輸出15；如上所述，該輸出可與該集成電路的剩余部分的任何部分耦合。該第二下拉晶體管27如同該下拉晶體管17般在輸入線和接地之間耦合。該晶體管27具有一與與非門(mén)25的輸出15耦合的柵極端29。
只要維持該復(fù)位信號(hào)PORL，一在該輸出線路15上邏輯高輸出導(dǎo)通該第二下拉晶體管27，其與該主下拉晶體管17合作，使輸入線13向接地放電。當(dāng)該復(fù)位信號(hào)PORL不再維持時(shí)，該與非門(mén)25的輸出15的邏輯與該輸入線13的相反。當(dāng)該輸入線13處于一邏輯低電位時(shí)，該邏輯高輸出15使得第二下拉晶體管27導(dǎo)通，從而使該輸入線13維持在該低電平。當(dāng)該輸入線13處于一邏輯高電位時(shí)，該邏輯低輸出15使得該第二下拉晶體管27關(guān)斷，從而使輸入線13維持其電荷于該高邏輯電平。
為了使該電壓電平維持電路25-29不會(huì)干擾該輸入端11的正常工作，該第二下拉晶體管27的導(dǎo)電性能應(yīng)該比該自動(dòng)接地電路的主下拉晶體管17的大大地差。
本技術(shù)領(lǐng)域的技術(shù)人員應(yīng)該知道，在不背離上述本發(fā)明的基本特征的情況下還可以有其它的不同于該示范性實(shí)施例的自動(dòng)接地電路的變形。例如，如果選擇該復(fù)位信號(hào)為一高態(tài)有效信號(hào)，那么就無(wú)需該反相器21。同樣，也可以使用P溝道FET來(lái)取代該下拉晶體管17。通過(guò)適當(dāng)?shù)男薷?，可用其它的邏輯門(mén)替代該與非門(mén)25。
權(quán)利要求
1.一種響應(yīng)一復(fù)位信號(hào)將一集成電路的一輸入端箝位在一預(yù)定電壓電平的自動(dòng)箝位電路，所述自動(dòng)箝位電路包括一與一輸入端耦合的導(dǎo)電輸入線；以及一在所述輸入線和一電壓饋送線之間耦合的電子開(kāi)關(guān)裝置，所述電子開(kāi)關(guān)裝置用于在一復(fù)位信號(hào)維持于所述電子開(kāi)關(guān)裝置時(shí)使所述輸入線與所述電壓饋送線有效地耦合。
2.如權(quán)利要求1所述的自動(dòng)箝位電路，其特征在于進(jìn)一步包括一電壓電平維持裝置，所述電壓電平維持裝置也響應(yīng)所述復(fù)位信號(hào)以及也在所述輸入線和所述電壓饋送線之間耦合，但所述電壓電平維持裝置的導(dǎo)電性能比所述電子開(kāi)關(guān)裝置的差，所述電壓電平維持裝置用于在所述復(fù)位信號(hào)不再維持時(shí)使所述輸入線保持于一固定電壓電位直至由一施加于所述輸入端的信號(hào)驅(qū)動(dòng)為止。
3.如權(quán)利要求2所述的自動(dòng)箝位電路，其特征在于，所述電壓電平維持裝置為一電路，所述電路包括一與非邏輯門(mén)，所述與非邏輯門(mén)具有一與所述輸入線耦合的第一輸入、一耦合成可接收所述復(fù)位信號(hào)的第二輸入以及一與所述集成電路的任何剩余部分耦合的輸出；以及一在所述輸入線和所述電壓饋送線之間耦合的晶體管，所述晶體管并具有一與所述與非門(mén)的所述輸出耦合的柵極端。
4.如權(quán)利要求1所述的自動(dòng)箝位電路，其特征在于，所述電子開(kāi)關(guān)裝置包括一在所述輸入線和所述電壓饋送線之間耦合的晶體管，所述晶體管并具有一耦合成可接收所述復(fù)位信號(hào)的柵極端。
5.如權(quán)利要求4所述的自動(dòng)箝位電路，其特征在于，所述復(fù)位信號(hào)為一低態(tài)有效信號(hào)，所述晶體管為一n溝道場(chǎng)效應(yīng)晶體管以及一用于使所述復(fù)位信號(hào)反相的反相器與所述晶體管的所述柵極端耦合。
6.如權(quán)利要求1所述的自動(dòng)箝位電路，其特征在于，所述電壓饋送線處于一地電位。
7.一種響應(yīng)一復(fù)位信號(hào)使一集成電路的一輸入端接地的自動(dòng)箝位電路，所述自動(dòng)箝位電路包括一與一輸入端耦合的導(dǎo)電輸入線；一在所述輸入線和一接地之間耦合的第一下拉晶體管，所述第一下拉晶體管具有一耦合成可接收一復(fù)位信號(hào)的柵極端，所述第一下拉晶體管用于在所述復(fù)位信號(hào)維持于所述柵極端時(shí)使所述輸入線向所述接地放電；一與非邏輯門(mén)，所述與非邏輯門(mén)具有一與所述輸入線耦合的第一輸入、一耦合成可接收所述復(fù)位信號(hào)的第二輸入以及一與所述集成電路的任何剩余部分耦合的輸出；以及一在所述輸入線和所述接地之間耦合的第二下拉晶體管，所述第二下拉晶體管具有一與所述與非門(mén)的所述輸出耦合的柵極端，所述第二下拉晶體管的導(dǎo)電性能比所述第一下拉晶體管的差但用于在所述復(fù)位信號(hào)不再維持時(shí)使所述輸入線有效地維持于一固定電壓電位直至由一施加于所述輸入端的信號(hào)驅(qū)動(dòng)為止。
全文摘要
一種響應(yīng)一復(fù)位信號(hào)(PORL)使一集成電路的輸入端(11)及其關(guān)聯(lián)的輸入線(13)向接地放電的自動(dòng)接地電路，其使用一與所述輸入線耦合的下拉晶體管(17)，所述下拉晶體管具有一耦合成可接收所述復(fù)位信號(hào)的柵極。一示例性電路還包括一與非門(mén)(25)和一第二下拉晶體管(27)，以在所述復(fù)位信號(hào)不再維持后保持所述輸入線的一既定電壓電平直至所述輸入端由一施加的輸入信號(hào)驅(qū)動(dòng)為此。所述電壓維持電路比所述主下拉晶體管弱，以避免干擾所述輸入端的正常工作。
文檔編號(hào)H03K17/22GK1906854SQ200480040491
公開(kāi)日2007年1月31日 申請(qǐng)日期2004年12月9日 優(yōu)先權(quán)日2003年12月31日
發(fā)明者P·S·吳, J·M-H·蔡, J·陳 申請(qǐng)人:愛(ài)特梅爾股份有限公司