專利名稱：Pll電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有響應(yīng)于相位或頻率檢測電路的輸出信號而受控的振蕩器電路的鎖相環(huán)(PLL)裝置。
在電視機集成電路(ICs)中，許多數(shù)字電路需要與行頻成倍數(shù)的時鐘。通常稱這樣的時鐘為行鎖時鐘(LLC)。通常，將PLL電路用作所需的倍頻器。然而，如果由于例如功率下降等原因而使行頻受到干擾，PLL的輸出頻率至少會暫時跳躍或變化到一個很高的值，以至于使用該頻率作為時鐘的電路被驅(qū)動超過它們時序限制。這將使得所驅(qū)動電路的運行不再可靠。
目前，通過將基準PLL鎖定到晶體振蕩器可以解決這個問題。于是所述PLL與該基準PLL進行匹配并接收輸入信號。由于與基準振蕩器匹配，所以精確知道所述PLL的自由運行(free-running)頻率，并且可以將其控制范圍限制到當不控制該自由運行頻率時所必需的控制范圍的一小部分。然而，這種系統(tǒng)的主要優(yōu)勢是它需要兩個PLL。PLL是相對較大的模擬電路，所以只有一個PLL的解決方案將是更加優(yōu)選的。
文檔US5208555描述了一種限制電路，其中，對PLL的壓控振蕩器(VCO)的輸出頻率進行檢測。如果該輸出頻率高于某一特定值，該限制電路將迫使VCO的輸出頻率下降，直到它低于這個特定值。這能保持VCO的輸出頻率低于所選擇頻率，通過由VCO所驅(qū)動的反饋電路可精確控制所述過程。一旦VCO的輸出頻率低于該特定值，該限制電路就停止迫使輸出頻率下降，并且該限制電路變得不起作用。在這個時候，驅(qū)動VCO的傳統(tǒng)反饋電路將接替該限制電路對VCO的輸出頻率進行調(diào)節(jié)。特別地，將從PLL的輸出信號產(chǎn)生的模擬電壓與另一模擬電壓進行比較。然而，處理擴展、供電波動和溫度變化都會降低所選最大頻率的精確度。而且，輸出頻率的這種被迫下降可能導致輸出頻率在所選頻率附近連續(xù)變化，并且因此使不希望出現(xiàn)的抖動成分增加。由于所述比較是連續(xù)進行的，所以頻率也將以相對較高的速率連續(xù)改變，引起連續(xù)的高速抖動。
因此本發(fā)明的目的是提供一種改進的PLL裝置。
通過如權(quán)利要求1所述的PLL裝置可實現(xiàn)該目的。因此，響應(yīng)于閉鎖信號而閉鎖提供給受控振蕩器電路的相應(yīng)控制信號，該閉鎖信號在第一和第二定時器裝置的輸出指示振蕩器電路的輸出頻率達到閾值頻率時產(chǎn)生?？蓪Φ谝缓偷诙〞r器裝置的時間周期進行選擇以便獲得一個適當?shù)臋z測周期。由于響應(yīng)于閉鎖信號而對相位或頻率檢測電路的輸出信號的供應(yīng)進行抑止或閉鎖，輸出頻率保持穩(wěn)定在最大頻率直到輸入信號的頻率再次減小到低于閾值頻率為止。這樣可阻止在閾值頻率附近發(fā)生連續(xù)的頻率變化。由于該閉鎖操作，PLL頻率不可能達到太高的頻率值。因此，所提議的系統(tǒng)稱為主動響應(yīng)系統(tǒng)而上面已知的系統(tǒng)稱為被動反應(yīng)系統(tǒng)。而且，所提議的解決辦案只需要一個PLL和一個簡單的保護電路，這將是容易集成的。
閾值頻率可以通過基準振蕩器裝置產(chǎn)生。因此，可產(chǎn)生可靠的基準頻率或閾值頻率。
而且，第一和第二定時器裝置中的每個都可以包括計數(shù)器電路，其中將閾值頻率和輸出頻率分別提供給各計數(shù)器電路的時鐘輸入端。這提供了以下優(yōu)點可以將計數(shù)器電路設(shè)定在預(yù)定的最大計數(shù)值，且可以基于當達到最大或最小計數(shù)值時計數(shù)器裝置所產(chǎn)生的進位信號來控制改變控制裝置。
改變控制裝置可以包括有限狀態(tài)機，將第一和第二定時器裝置的各自進位信號提供給該有限狀態(tài)機，并且該有限狀態(tài)機被配置成響應(yīng)于至少一個進位信號而產(chǎn)生閉鎖信號和用于復(fù)位第一和第二定時器裝置的復(fù)位信號。特別是，該有限狀態(tài)機可包括適用于產(chǎn)生邏輯信號的邏輯電路，從該邏輯信號導出閉鎖信號，其中，當兩個進位信號都有效，或當復(fù)位信號和閉鎖信號都有效，或者復(fù)位信號無效而閉鎖信號有效時，該邏輯信號有效。這樣，在實際控制期間可考慮最近一次比較或檢測后的狀態(tài)。閉鎖信號和復(fù)位信號能被各自的觸發(fā)電路鎖存，將輸出頻率提供給該觸發(fā)電路充當時鐘信號。
閉鎖裝置可包括可控開關(guān)裝置，用于轉(zhuǎn)換在檢測電路和振蕩器電路之間的連接。因此，通過在相位或頻率檢測電路的輸出和連接至受控振蕩器電路的通路中的下一電路之間，簡單地連接一個開關(guān)或開關(guān)元件，就可提供一種上述可控開關(guān)裝置的簡單實現(xiàn)。
依據(jù)本發(fā)明的第一方面，閾值頻率可以是上頻率閾值且輸出信號可用于提高振蕩器電路的輸出頻率。可選擇地或額外地，依據(jù)本發(fā)明的第二方面，閾值頻率可以是下閾值頻率且輸出信號可用于降低振蕩器電路的輸出頻率。這樣，可設(shè)置上和/或下頻率限制，以便將PLL裝置保持在這些頻率限制或閾值的至少一個之間。
從屬權(quán)利要求中定義了更多有利的改進。
在下文中，基于預(yù)定的實施例并通過參考附圖，將對本發(fā)明進行更加詳細地描述，其中

圖1顯示了根據(jù)第一優(yōu)選實施例的限頻PLL電路的結(jié)構(gòu)示意圖；圖2顯示了根據(jù)該優(yōu)選實施例的PLL電路中設(shè)置的有限狀態(tài)機的狀態(tài)圖；圖3顯示了根據(jù)第二優(yōu)選實施例的限頻PLL電路；和圖4顯示了根據(jù)該優(yōu)選實施例的PLL電路中設(shè)置的有限狀態(tài)機的實現(xiàn)的例子。
現(xiàn)在，基于圖1所示的具有頻率上限的PLL裝置來描述第一優(yōu)選實施例。依據(jù)圖1，該PLL裝置包括PLL電路200和保護電路100，當輸出頻率達到預(yù)定的上閾值時，保護電路100產(chǎn)生控制信號，用于阻止PLL輸出頻率的可能升高。
PLL電路200包括相位和頻率檢測器210，向該檢測器210提供可以為行頻LF的輸入信號。如果通過分頻電路250的分頻從例如LLC的輸出頻率產(chǎn)生的反饋信號的頻率比輸入信號的頻率大，則檢測器210產(chǎn)生“下降”輸出。這使得泵電路220向其輸出線路提供電流，以便對濾波器電路230充電或放電，從而提高或降低VCO 240的控制端電壓，進而降低VCO 240的輸出頻率。相應(yīng)地，上述輸出頻率的降低將導致分頻后的反饋頻率下降，直到反饋頻率與輸入信號的頻率相等為止。在該時刻，檢測器210將停止向電荷泵電路220提供輸出信號。因此，該PLL電路210將在這樣一種方式下運行，使得分頻后的反饋頻率跟蹤輸入信號的頻率和相位。
在相同方式下，如果由分頻電路250提供的分頻后的反饋頻率比輸入信號的頻率小，則將“上升”輸出提供給電荷泵電路220，從而提高輸出頻率和分頻后的反饋頻率，直到反饋頻率和輸入頻率再次匹配為止。
根據(jù)第一優(yōu)選實施例，保護電路100將阻止PLL電路200產(chǎn)生過高的頻率。假設(shè)分頻電路250的分頻比為N，因為反饋路徑將輸出頻率除以N，所以輸出頻率是輸入頻率的N倍。特別地，通過由保護電路100連續(xù)測量PLL電路200的輸出頻率，阻止輸出頻率上升超過預(yù)定閾值頻率。如果輸出頻率達到預(yù)先設(shè)定的閾值頻率或界限，開關(guān)電路260就會閉鎖檢測器210的“上升”輸出。這意味著此時只能由“下降”輸出來控制PLL電路200，從而降低輸出頻率。
通過在計數(shù)器電路112中設(shè)定的基準時間內(nèi)對時鐘周期進行計數(shù)，測量PLL電路200的輸出頻率。在保護電路100中提供一個額外的基準計數(shù)器電路110，將具有頻率確定的晶體元件10的晶體振蕩器20的輸出信號提供給計數(shù)器電路110。在基準計數(shù)器110中，通過對接收自晶體振蕩器20的時鐘脈沖進行計數(shù)，產(chǎn)生基準時鐘?；蛘撸部墒褂闷渌銐蚓_的定時源來代替晶體振蕩器20。
如果在基準時間內(nèi)，計數(shù)器112計算的時鐘周期數(shù)超過某一特定數(shù)目，就斷定輸出頻率太高。由于晶體振蕩器20和PLL電路200相對于彼此是自由運行的，所以即使各自的頻率沒有改變，在基準時間內(nèi)計數(shù)的PLL時鐘脈沖數(shù)也會發(fā)生變化。理想比率是MX/ML，其中，MX表示基準計數(shù)器110計算的時鐘脈沖數(shù)，ML表示計數(shù)器112計算的時鐘脈沖數(shù)。實際上，所計算的時鐘周期數(shù)將在MX/ML和MX/(ML-2)之間變化。這是由自由運行電路之間發(fā)生的任意相移所引起的。
保護電路100的計數(shù)器112和基準計數(shù)器110均當達到預(yù)設(shè)值時產(chǎn)生進位輸出。將兩個進位輸出都發(fā)送到有限狀態(tài)機(FSM)130?；鶞视嫈?shù)器110的基準進位輸出通過同步觸發(fā)電路120傳送，PLL電路200的輸出頻率充當該同步觸發(fā)電路120的時鐘。FSM 130輸出復(fù)位信號R，復(fù)位計數(shù)器112和基準計數(shù)器120。如果確定頻率太高，即，如果PLL電路200的輸出頻率達到預(yù)定的上閾值，則FSM 130輸出用于控制開關(guān)元件260的閉鎖信號B，來閉鎖檢測器210的“上升”輸出?；鶞视嫈?shù)器110可以具有同步復(fù)位輸入R，以阻止由于計數(shù)器110的復(fù)位信號是在另一個時鐘區(qū)域產(chǎn)生的這個事實而導致的問題。
圖2顯示了FSM 130的狀態(tài)圖。依照該狀態(tài)圖，根據(jù)進位信號X和L的數(shù)值以及輸出信號R和B的最后數(shù)值，F(xiàn)SM 130可設(shè)置成四種不同輸出狀態(tài)。在PLL電路200的非閉鎖運行期間，F(xiàn)SM 130處于左上部分的非閉鎖計數(shù)狀態(tài)NBC中，在這種狀態(tài)下兩個輸出信號R和B都為低邏輯電平“0”或者無效狀態(tài)，并且兩個計數(shù)器110、112執(zhí)行計數(shù)操作。只要基準進位信號X是“0”，F(xiàn)SM 130就保持在這種狀態(tài)。如果基準進位信號X和進位信號L基本上同時變成高邏輯電平“1”或者有效狀態(tài)，F(xiàn)SM 130就變成閉鎖復(fù)位狀態(tài)BR，在這種狀態(tài)下兩個輸出信號R和B都設(shè)置為“1”，即，計數(shù)器110、112被復(fù)位，并且閉鎖信號B被產(chǎn)生或被設(shè)置成有效狀態(tài)。只要基準進位信號X是“1”，F(xiàn)SM 130將保持在這種狀態(tài)。當基準進位信號X變成“0”時，F(xiàn)SM 130變?yōu)殚]鎖計數(shù)狀態(tài)BC，在這種狀態(tài)下復(fù)位輸出信號R變成“0”且閉鎖輸出信號保持為“1”。只要基準進位信號X保持為“0”，就保持這種狀態(tài)。當基準進位信號X變成“1”且另一個進位信號L為“0”時，F(xiàn)SM 130變成非閉鎖復(fù)位狀態(tài)NBR，這種狀態(tài)下復(fù)位輸出信號R設(shè)置成“1”且閉鎖輸出信號B設(shè)置成“0”，從而解除閉鎖狀態(tài)。只要基準進位信號X保持為“1”，就保持這種狀態(tài)。當基準進位信號X變成“0”時，F(xiàn)SM 130變回初始的非閉鎖計數(shù)狀態(tài)NBC。如果基準進位信號X變成“1”同時另一個進位信號L為“0”，則FSM 130從非閉鎖計數(shù)狀態(tài)NBC變回非閉鎖復(fù)位狀態(tài)NBR。
因此，在PLL電路200正常運行期間，F(xiàn)SM 130處于非閉鎖模式，這時FSM 130在非閉鎖計數(shù)狀態(tài)NBC和非閉鎖復(fù)位狀態(tài)NBR之間連續(xù)改變。當達到頻率閾值時，進位信號X和L基本上同時被設(shè)置為“1”，并且FSM 130變?yōu)殚]鎖模式，這時只要PLL電路200的輸出頻率超過頻率閾值，F(xiàn)SM 130就在閉鎖復(fù)位狀態(tài)BR和閉鎖計數(shù)狀態(tài)BC之間連續(xù)改變。當不再達到頻率閾值時，F(xiàn)SM 130變回到非閉鎖狀態(tài)NBC和NBR。
圖3顯示了根據(jù)第二優(yōu)選實施例的PLL裝置，第二優(yōu)選實施例不同于第一優(yōu)選實施例之處在于，此時PLL電路200的輸出頻率限制在下閾值頻率。這可以簡單地通過改變FSM 130的輸出信號和在檢測電路210的“下降”輸出端處提供開關(guān)元件260實現(xiàn)。因此，該PLL裝置適合于阻止頻率變得過低，也就是，阻止頻率掉到基準計數(shù)器110所定義的閾值頻率下。FSM 130的運行保持相同。如果將這樣兩者相結(jié)合，則甚至可以將PLL電路200的輸出頻率保持在預(yù)先定義的頻率窗之內(nèi)。
圖4顯示了實現(xiàn)FSM 130的例子。根據(jù)圖4，提供了邏輯電路136，將基準進位信號X和另一個進位信號L以及FSM 130的復(fù)位輸出信號R和閉鎖輸出信號B一起提供給該邏輯電路136。將基準計數(shù)器110的基準進位X直接提供給第一觸發(fā)電路或者鎖存電路132，該電路132產(chǎn)生復(fù)位輸出信號R。將邏輯電路136的輸出提供給第二觸發(fā)電路或鎖存電路134，該電路134產(chǎn)生閉鎖輸出信號B。PLL電路200的輸出頻率充當觸發(fā)電路132、134的時鐘。邏輯電路136的輸出信號A定義下一時鐘之后的閉鎖輸出信號B，可用下列布爾邏輯方程進行描述A＝XL v RB v XB，這兒“v”表示用于邏輯或操作的操作符，在兩個二進制變量之間缺省的操作符表示邏輯與操作。
因此，如果進位信號X和L都設(shè)定為高電平“1”，或者如果兩個輸出信號R和B都處于高電平“1”，或者如果基準進位信號X處在低電平“0”和閉鎖輸出信號B處在高電平“1”，邏輯電路136產(chǎn)生高電平輸出或者有效輸出。這意味著當PLL電路200的輸出頻率達到閾值頻率時，產(chǎn)生一個有效閉鎖輸出信號B＝“1”，并且該有效閉鎖輸出信號會保持，直到基準計數(shù)器110先于另一計數(shù)器112將它的基準進位信號X設(shè)定為有效狀態(tài)為止。當然，邏輯電路136可以用任何其它滿足上述邏輯方程的邏輯電路來代替。
注意本發(fā)明并不限于上述優(yōu)選實施例。任何種類的開關(guān)元件、閉鎖元件或者抑制元件都能用于阻止檢測電路的相應(yīng)輸出信號的產(chǎn)生或輸出。而且，任何其它適合于產(chǎn)生與各個頻率相對應(yīng)的輸出信號的定時器電路都能代替計數(shù)器電路110、112。另外，F(xiàn)SM 130可用任何其它控制電路代替，這些控制電路響應(yīng)于定時器電路的輸出而產(chǎn)生合適的閉鎖信號。因此優(yōu)選實施例可以在所附權(quán)利要求的范圍內(nèi)變化。
權(quán)利要求
1.一種鎖相環(huán)裝置，包括振蕩器電路(240)，由相位或頻率檢測電路(210)的信號響應(yīng)地控制該振蕩器電路(240)，所述鎖相環(huán)電路還包括a)第一定時器裝置(110)，用于接收預(yù)定的閾值頻率；b)第二定時器裝置(112)，用于接收所述振蕩器電路(240)的輸出頻率；c)改變控制裝置(130)，用于響應(yīng)于所述第一和第二定時器裝置(110，112)的輸出而產(chǎn)生閉鎖信號，以及d)閉鎖裝置(260)，用于響應(yīng)于所述閉鎖信號而抑制所述輸出信號向所述振蕩器電路(240)的供給。
2.如權(quán)利要求1所述的裝置，還包括基準振蕩器裝置(20)，用于產(chǎn)生所述閾值頻率。
3.如權(quán)利要求1或2所述的裝置，其中，所述第一和第二定時器裝置的每個包括計數(shù)器電路(110，112)，并且其中，將所述閾值頻率和所述輸出頻率提供給所述計數(shù)器電路(110，112)的各自時鐘輸入端。
4.如前述權(quán)利要求中任一項所述的裝置，其中，所述改變控制裝置包括有限狀態(tài)機(130)，用于接收所述第一和第二定時器裝置(110，112)的各自進位信號，將該有限狀態(tài)機配置成響應(yīng)于所述進位信號中的至少一個而產(chǎn)生所述閉鎖信號和用于復(fù)位所述第一和第二定時器裝置(110，112)的復(fù)位信號。
5.如權(quán)利要求4所述的裝置，其中，所述有限狀態(tài)機(130)包括邏輯電路(136)，該邏輯電路(136)適合于產(chǎn)生用于導出所述閉鎖信號的邏輯信號，并且其中，當兩個進位信號都有效，或當所述復(fù)位信號和所述閉鎖信號都有效，或當所述復(fù)位信號無效而所述閉鎖信號有效時，所述邏輯信號有效。
6.如權(quán)利要求4或5所述的裝置，其中，所述有限狀態(tài)機(130)具有第一狀態(tài)(NBC)、第二狀態(tài)(NBR)、第三狀態(tài)(BC)和第四狀態(tài)(BR)，在該第一狀態(tài)期間，所述第一和第二定時器裝置(110，112)運行且所述閉鎖信號無效，在該第二狀態(tài)期間，所述復(fù)位信號有效以復(fù)位所述第一和第二定時器裝置(110，112)且所述閉鎖信號無效，在該第三狀態(tài)期間，所述第一和第二定時器裝置(110，112)運行且所述閉鎖信號有效，在該第四狀態(tài)期間，所述復(fù)位信號有效以復(fù)位所述第一和第二定時器裝置(110，112)且所述閉鎖信號有效。
7.如權(quán)利要求4至6中任一項所述的裝置，其中，各個觸發(fā)電路(132，134)分別鎖存所述閉鎖信號和所述復(fù)位信號，將所述輸出頻率作為時鐘信號提供給所述觸發(fā)電路(132，134)。
8.如前述權(quán)利要求中任一項所述的裝置，其中，所述閉鎖裝置包括可控開關(guān)裝置(260)，用于轉(zhuǎn)換所述檢測電路(210)和所述振蕩器電路(240)之間的連接。
9.如前述權(quán)利要求中任一項所述的裝置，其中，所述閾值頻率是上閾值頻率且所述輸出信號用于增大所述振蕩器電路(240)的所述輸出頻率。
10.如權(quán)利要求1至8中任一項所述的裝置，其中，所述閾值頻率是下閾值頻率且所述輸出信號用于降低所述振蕩器電路(240)的所述輸出頻率。
全文摘要
本發(fā)明涉及一種具有振蕩器電路(240)的鎖相環(huán)裝置，響應(yīng)于相位或頻率檢測電路(210)的輸出信號來控制該振蕩器電路(240)，其中，提供改變控制裝置(130)，用于響應(yīng)于第一定時器裝置(110)和第二定時器裝置(112)的輸出而產(chǎn)生閉鎖信號，將預(yù)定閾值頻率提供給第一定時器裝置(110)，將振蕩器電路(240)的輸出頻率提供給第二定時器裝置(112)?；谠撻]鎖信號，閉鎖裝置(260)抑制所述輸出信號向所述振蕩器電路(240)的供給。因此，雖然只需要一個PLL電路，可以阻止PLL裝置的輸出頻率改變超過頻率閾值。
文檔編號H03L7/089GK1902825SQ200480040259
公開日2007年1月24日 申請日期2004年12月29日 優(yōu)先權(quán)日2004年1月12日
發(fā)明者約翰內(nèi)斯·P.·M.·范拉默壬, 約瑟夫·J.·A.·M.·韋爾蘭當, 埃德溫·J.·斯哈本當克 申請人:皇家飛利浦電子股份有限公司