專利名稱：電平轉(zhuǎn)換電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電平轉(zhuǎn)換電路，具體地說，涉及基于BICMOS工藝，使用高耐壓，具有高開啟閾值的N型雙注入MOS管(NDMOS管)的電平轉(zhuǎn)換電路。
背景技術(shù)：
一些用于控制驅(qū)動電機工作的芯片需要相當高的電壓。由于電壓的限制，在設(shè)計這些芯片時選擇普通的CMOS工藝是不合適的。而兼容高壓器件的雙極互補金屬氧化半導體(BICMOS)工藝則是首選。
BICMOS工藝由于其特殊的器件結(jié)構(gòu)，可以做出耐壓很高的MOS管，最高可以達到80V以上。BICMOS工藝中的高壓NMOS被做成NDMOS管，其結(jié)構(gòu)完全不同于普通NMOS管。NDMOS的P型襯底使用雙極型工藝中NPN管基極的摻雜濃度，而N型漏區(qū)摻雜濃度較低且漏區(qū)較長。這樣在高壓反型的時候，反型層向P型襯底一邊的推進較少，有效地防止了高壓時的源漏擊穿，使得NDMOS能承受相當高的電壓。這個耐壓值足夠用于設(shè)計最高電壓值為27V～70V的電機驅(qū)動芯片。
電機控制芯片一般有邏輯控制部分和高壓輸出部分組成。邏輯控制部分的電源電壓為5V。而高壓輸出部分則根據(jù)需要會使用27V～70V的芯片最高電壓。這時就需要解決電平轉(zhuǎn)換的問題。
現(xiàn)有技術(shù)解決電平轉(zhuǎn)換的途徑是通過一個普通的電平轉(zhuǎn)換電路。其主要部分是2個下拉的NMOS管和2個接成自反饋形式的PMOS管。2個NMOS管的柵輸入相反相位的0～5V的數(shù)字邏輯信號，2個PMOS管以高電壓為電源，這樣就實現(xiàn)了從5V到高電壓的電平轉(zhuǎn)換。不過這種電路能正常工作的先決條件是2個下拉NMOS管的開啟閾值要小于5V以使NMOS管能正常地開啟和截止。
然而使用BICMOS工藝中的DMOS管的話卻無法滿足以上先決條件。一般MOS管的開啟閾值電壓與襯底摻雜濃度成正比，即襯底摻雜濃度越大，開啟閾值電壓也越大。NDMOS管的高摻雜濃度襯底使得其開啟閾值高達7V。如果NDMOS管柵極輸入的數(shù)字信號電壓不能超過5V，NDMOS任何時候都處于截止區(qū)，普通的電平轉(zhuǎn)換電路將無法正常工作。因此，使用現(xiàn)有技術(shù)的普通電平轉(zhuǎn)換電路是不能解決高開啟閾值NMOS管的電平轉(zhuǎn)換問題的。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種電平轉(zhuǎn)換電路，以克服目前不能用高開啟閾值的NDMOS管來達到電平轉(zhuǎn)換功能的技術(shù)問題。
為了達到上述目的，本發(fā)明的技術(shù)方案如下一種電平轉(zhuǎn)換電路，包括第一級輸入緩沖倒相器；第二級緩沖倒相器，其輸入端連接所述第一級輸入緩沖倒相器的輸出端；電平提升電路，具有一正輸入端和一負輸入端；負輸入端連接所述第一級輸入緩沖倒相器的輸出端，正輸入端連接所述第二級緩沖倒相器的輸出端；該電平提升電路的輸出端電平與其正輸入端輸入的電平邏輯上一致。
本發(fā)明的電平轉(zhuǎn)換電路，當?shù)谝患壿斎刖彌_倒相器輸入一個低電平(邏輯0的信號)，它就輸出一個高電平(邏輯1的信號)到B點，這時第二級緩沖倒相器就會輸出一個低電平(邏輯0的信號)到A點，第三級電平提升電路接收了A點和B點的電壓后輸出一個低電平(邏輯0的信號)；當?shù)谝患壿斎刖彌_倒相器輸入一個高電平(邏輯1的信號)，它就輸出一個低電平(邏輯0的信號)到B點，這時第二級緩沖倒相器就會輸出一個高電平(邏輯1的信號)到A點，第三級電平提升電路接收了A點和B點的電壓后輸出一個高電平(邏輯1的信號)。
所述電平提升電路包括兩個能耐受70V電壓的NDMOS管和兩個能耐受70V電壓的PDMOS管；第一NDMOS管的柵極作為正輸入端，源極接地，漏極接第一PDMOS管的漏極和第二PDMOS管的柵極；第二NDMOS管的柵極作為負輸入端，源極接地，漏極接第二PDMOS管的漏極和第一PDMOS管的柵極作為輸出。在電路中使用了高耐壓高開啟閾值的NDMOS，解決了NDMOS開啟閾值高于5V的瓶頸，將以5V為電源的數(shù)字信號的電平轉(zhuǎn)換。
第一PDMOS管的柵極接第二PDMOS管的漏極和第二NDMOS管的漏極，源極接電源，漏極接第二PDMOS管的柵極和第一NDMOS管的漏極。
第二PDMOS管的柵極接第一PDMOS管的漏極和第一NDMOS管的漏極，源極接電源，漏極接第一PDMOS管的柵極和第二NDMOS管的漏極。
所述電源電壓在27V和70V之間。
所述第二級緩沖倒相器，包括一個能耐受12V電壓的NDMOS管和一個能耐受12V電壓的PDMOS管，形成CMOS的結(jié)構(gòu)，其中PDMOS的源極接12V電壓。
所述第一級輸入緩沖倒相器包含一個能耐受12V電壓的PDMOS管和一個能耐受12V電壓的NPN管；NPN管發(fā)射極接地，基極作為輸入，輸入信號是以5V為電源的數(shù)字信號，集電極接PDMOS管的漏極后作為輸出；PDMOS管作為電流源負載用，其源極接12V電壓，柵極接一偏置電壓。
所述的所有PDMOS管和NDMOS管的襯底都和源極短接。
所述的NDMOS管的開啟閾值為7V。


圖1為本發(fā)明的整個電平轉(zhuǎn)換電路的線路結(jié)構(gòu)原理圖；圖2為圖1中第一級輸入緩沖倒相器的線路原理圖；圖3為圖1中第二級緩沖倒相器的線路原理圖；圖4為圖1中第三級電平提升電路的線路原理圖。
具體實施例方式
下面根據(jù)圖1至圖4，給出本發(fā)明的較佳實施例，并予以詳細描述，使能更好地理解本發(fā)明的功能、特點。
圖1為本發(fā)明的整個電平轉(zhuǎn)換電路的線路結(jié)構(gòu)原理圖。如圖1所示，本發(fā)明的電平轉(zhuǎn)換電路包括第一級輸入緩沖倒相器1、第二級緩沖倒相器2和第三級電平提升電路3。第二級緩沖倒相器2的輸入端連接第一級輸入緩沖倒相器1的輸出端。電平提升電路3具有一正輸入端和一負輸入端。負輸入端連接第一級輸入緩沖倒相器1的輸出端，正輸入端連接第二級緩沖倒相器2的輸出端。如果第一級輸入緩沖倒相器1被輸入一個邏輯0的信號，它就輸出一個邏輯1(VDD)的輸出信號到B點，這時第二級緩沖倒相器就會輸出一個邏輯0(0V)的信號到A點，第三級電平提升電路接收了A點和B點的電壓后輸出一個邏輯0(0V)的電壓；如果第一級輸入緩沖倒相器1被輸入一個邏輯1的信號，它就輸出一個邏輯0(0V)的輸出信號到B點，這時第二級緩沖倒相器就會輸出一個邏輯1(VDD)的信號到A點，第三級電平提升電路接收了A點和B點的電壓后輸出一個邏輯1(VPP)的電壓。也就是說，電平提升電路3的輸出端電平與其正輸入端輸入的電平邏輯上一致。其中VDD＝12V，27V＜VPP＜70V。
圖2為第一級輸入緩沖倒相器的線路原理圖。其輸入是芯片內(nèi)部以5V為電源的數(shù)字電路的輸出。如果輸入是邏輯1，NPN管Q1就把輸出電壓拉到0V左右，即輸出邏輯0；如果輸入是邏輯0，NPN管Q1沒有電流，負載PDMOS管MPI就將輸出充電到VDD＝12V，即輸出邏輯1。
圖3為第二級緩沖倒相器的線路原理圖。其輸入來自第一級輸入緩沖倒相器的輸出。當被輸入邏輯0(0V)，第二級緩沖倒相器就輸出邏輯1(VDD＝12V)；當被輸入邏輯1(VDD＝12V)，由于NDMOS管的開啟閾值是7V，NDMOS管會正常開啟使得輸出被拉到邏輯0(0V)。
圖4為第三級電平提升電路的線路原理圖。其正輸入端A來自第二級緩沖倒相器的輸出，其負輸入端B來自第一級輸入緩沖倒相器的輸出。A點和B點的信號在邏輯上是相反的。當A點輸入邏輯1(VDD，12V)而B點輸入邏輯0(0V)，MN2關(guān)斷，MN1開啟將MP2的柵極拉到0V，使MP2開啟將輸出置為VPP，即輸出邏輯1，同時該輸出也將MP1關(guān)斷以防止MP1上產(chǎn)生漏電流；當A點輸入邏輯0(0V)而B點輸入邏輯1(VDD，12V)，MN1關(guān)斷，MN2開啟將輸出拉到0V，即輸出邏輯0，同時使MP1開啟從而將MP2的柵極置為VPP，關(guān)斷了MP2以防止MP2產(chǎn)生漏電流。雖然NDMOS管MN1和MN2的開啟閾值高達7V，但由于A點和B點的邏輯1都是12V而不是5V，足以使NDMOS管開通，使得整個電路正常工作。
前面提供了對較佳實施例的描述，以使本領(lǐng)域內(nèi)的任何技術(shù)人員可使用或利用本發(fā)明。對該較佳實施例，本領(lǐng)域內(nèi)的技術(shù)人員在不脫離本發(fā)明原理的基礎(chǔ)上，可以作出各種修改或者變換。應當理解，這些修改或者變換都不脫離本發(fā)明的保護范圍。
權(quán)利要求
1.一種電平轉(zhuǎn)換電路，其特征在于，包括第一級輸入緩沖倒相器；第二級緩沖倒相器，其輸入端連接所述第一級輸入緩沖倒相器的輸出端；電平提升電路，具有一正輸入端和一負輸入端；負輸入端連接所述第一級輸入緩沖倒相器的輸出端，正輸入端連接所述第二級緩沖倒相器的輸出端；該電平提升電路的輸出端電平與其正輸入端輸入的電平邏輯上一致。
2.如權(quán)利要求1所述的電平轉(zhuǎn)換電路，其特征在于，所述電平提升電路包括兩個能耐受70V電壓的NDMOS管和兩個能耐受70V電壓的PDMOS管；第一NDMOS管的柵極作為正輸入端，源極接地，漏極接第一PDMOS管的漏極和第二PDMOS管的柵極；第二NDMOS管的柵極作為負輸入端，源極接地，漏極接第二PDMOS管的漏極和第一PDMOS管的柵極作為輸出。
3.如權(quán)利要求2所述的電平轉(zhuǎn)換電路，其特征在于，第一PDMOS管的柵極接第二PDMOS管的漏極和第二NDMOS管的漏極，源極接電源，漏極接第二PDMOS管的柵極和第一NDMOS管的漏極。
4.如權(quán)利要求2所述的電平轉(zhuǎn)換電路，其特征在于，第二PDMOS管的柵極接第一PDMOS管的漏極和第一NDMOS管的漏極，源極接電源，漏極接第一PDMOS管的柵極和第二NDMOS管的漏極。
5.如權(quán)利要求3或4所述的電平轉(zhuǎn)換電路，其特征在于，所述電源電壓在27V和70V之間。
6.如權(quán)利要求3或4所述的電平轉(zhuǎn)換電路，其特征在于，所述NDMOS管的開啟閾值為7V。
7.如權(quán)利要求3或4所述的電平轉(zhuǎn)換電路，其特征在于，所述的PDMOS管和NDMOS管的襯底都和源極短接。
8.如權(quán)利要求1所述的電平轉(zhuǎn)換電路，其特征在于，所述第二級緩沖倒相器，包括一個能耐受12V電壓的NDMOS管和一個能耐受12V電壓的PDMOS管，形成CMOS的結(jié)構(gòu)，其中PDMOS的源極接12V電壓。
9.如權(quán)利要求8所述的電平轉(zhuǎn)換電路，其特征在于，所述NDMOS管的開啟閾值為7V。
10.如權(quán)利要求8所述的電平轉(zhuǎn)換電路，其特征在于，所述的PDMOS管和NDMOS管的襯底都和源極短接。
11.如權(quán)利要求1所述的電平轉(zhuǎn)換電路，其特征在于，所述第一級輸入緩沖倒相器包含一個能耐受12V電壓的PDMOS管和一個能耐受12V電壓的NPN管；NPN管發(fā)射極接地，基極作為輸入，輸入信號是以5V為電源的數(shù)字信號，集電極接PDMOS管的漏極后作為輸出；PDMOS管作為電流源負載用，其源極接12V電壓，柵極接一偏置電壓。
12.如權(quán)利要求11所述的電平轉(zhuǎn)換電路，其特征在于，所述的PDMOS管的襯底和源極短接。
全文摘要
本發(fā)明公開了一種電平轉(zhuǎn)換電路，包括第一級輸入緩沖倒相器；第二級緩沖倒相器，其輸入端連接所述第一級輸入緩沖倒相器的輸出端；電平提升電路，具有一正輸入端和一負輸入端；負輸入端連接所述第一級輸入緩沖倒相器的輸出端，正輸入端連接所述第二級緩沖倒相器的輸出端；該電平提升電路的輸出端電平與其正輸入端輸入的電平邏輯上一致。所述電平提升電路和第二級緩沖倒相器中使用了高耐壓高開啟閾值的NDMOS，解決了NDMOS開啟閾值高于5V的瓶頸，將以5V為電源的數(shù)字信號的電平轉(zhuǎn)換。
文檔編號H03K19/0185GK1734941SQ20051002921
公開日2006年2月15日 申請日期2005年8月30日 優(yōu)先權(quán)日2005年8月30日
發(fā)明者董藝 申請人:上海復旦微電子股份有限公司