專利名稱：四符號并行維特比譯碼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及卷積譯碼，更具體而言涉及并行維特比譯碼器。
維特比算法被廣泛地應(yīng)用于不同的信號處理系統(tǒng)，例如與通信或存儲有關(guān)的那些信號處理系統(tǒng)，以對有噪信道上傳送的數(shù)據(jù)進(jìn)行譯碼以及校正位錯誤。
該算法利用了來自發(fā)送器的輸入位的非隨機(jī)特性。在發(fā)送器上卷積編碼器的配置將使得體現(xiàn)輸出符號的一些假設(shè)位序列不可能。測量在所接收到的符號與可能的位序列之間的距離，并且隨著每次接收到的編碼符號或“輸出符號”被譯碼而累加這些測量。每次為下一迭代保持最近的序列。在預(yù)定數(shù)量的迭代之后，建立了足夠的可信度，即所確定的最近序列是正確的序列。


圖1描繪了用于編碼符號的發(fā)送器的簡單卷積編碼器100。它的速率為1/2，因?yàn)閷τ诿恳粋€輸入位104而言，導(dǎo)出兩個輸出位，即最高有效位(MSB)108和最低有效位(LSB)112。編碼器100具有兩個D觸發(fā)器116、120，它們相互計時以每個輸出利用每個時鐘脈沖在它們各自的輸入上所緩沖的二進(jìn)制值。三個異或(XOR)門124、128、132執(zhí)行二進(jìn)制加法以基于輸入104和兩個D觸發(fā)器116、120所緩沖的輸入值而在每個時鐘脈沖上提供兩個輸出值108、112。
圖2是示出了圖1的編碼器100的狀態(tài)以及狀態(tài)之間的可能轉(zhuǎn)移的狀態(tài)圖200。同樣，狀態(tài)圖200定義了編碼器100。標(biāo)記了狀態(tài)204-216，以使LSB是駐留在最左邊的觸發(fā)器116中的狀態(tài)。對分支標(biāo)記進(jìn)行格式化以示出與兩位輸出108、112分開一個周期的1位輸入值104。以下將結(jié)合圖4來討論以粗體形式的分支。
圖3是對應(yīng)于和等價于狀態(tài)圖200的網(wǎng)格(trellis)級300的網(wǎng)格圖。級300的表示包括左列304的狀態(tài)、右列308的狀態(tài)和狀態(tài)圖200的分支。分支標(biāo)記出現(xiàn)在狀態(tài)的左邊或右邊，而不是分支本身上。最頂部注釋屬于從該狀態(tài)發(fā)出的最上(或“0”)分支，而底部注釋屬于下(或“1”)分支。
圖4是演示維特比算法的執(zhí)行的三級網(wǎng)格圖400。為了演示的簡單起見，假設(shè)僅最初有效狀態(tài)為00，以及圓圈404內(nèi)的零表示路徑度量(metric)為零。路徑度量是在所接收到的符號與服從編碼器100拓?fù)涞南鄳?yīng)值的當(dāng)前確定的最近序列之間距離的累加度量。在該實(shí)例中，進(jìn)一步假設(shè)所接收到的三個符號序列是10 10 11。在每一級中，計算在所接收到的符號和與每一分支相關(guān)的編碼器輸出之間的漢明距離。該漢明距離是各個位之間的絕對差之和。因此，例如，第一符號是“10”，并且如從圖3中所看到的，與分支408相關(guān)聯(lián)的輸出是“00”。漢明距離因此是1，其出現(xiàn)在圖5中的分支408上。通過該簡單實(shí)例中的第三級，多個分支通向相同的級。例如，分支412、416通向狀態(tài)00。維特比算法將各個路徑度量2和3分別添加到分支412、416的分支度量2和0上，以產(chǎn)生和4和3。由于3小于4，所以3成為狀態(tài)00的新路徑度量，即在級3上的狀態(tài)00的路徑度量。因此數(shù)字3出現(xiàn)在圓圈420中。主要的分支在級3中以粗體的形式呈現(xiàn)，并且屬于幸存路徑。在該實(shí)例中的級3中，三個狀態(tài)為2，但是當(dāng)逐級進(jìn)行一直到預(yù)定的截斷長度時，所述算法傾向收斂于明顯幸存的最低路徑度量上。在那一點(diǎn)上，能夠追溯幸存路徑以識別實(shí)際被發(fā)送的各個輸入位序列。
在該實(shí)例中，由于最初僅一個狀態(tài)有效，所以直到第三級才需要路徑選擇。然而，一旦所有的狀態(tài)有效，那么在每一級都出現(xiàn)路徑選擇。盡管在此所使用的度量是漢明距離，但是也可以選擇地使用諸如歐幾里得距離之類的其他度量。作為另一選擇，如果為每一狀態(tài)的當(dāng)前路徑維持存儲，那么不需要執(zhí)行追溯。
由于使用維特比算法的系統(tǒng)中的數(shù)據(jù)傳送率正在穩(wěn)定地增加，所以借助于半導(dǎo)體芯片來執(zhí)行維特比譯碼以進(jìn)行快速處理，并且它所需要的處理速度正在不斷地增加。
由于包括功率消耗和互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)的成本的原因，所以并行實(shí)施維特比譯碼器通常與每時鐘周期處理諸如位之類的一個樣本的位串行方法相比不大昂貴，盡管對更多硅面積或空間占用(footprint)進(jìn)行了折衷。
根據(jù)即將到來的IEEE 802.15-03或“超寬帶”(UWB)標(biāo)準(zhǔn)的一個提議，基于每時鐘對單個采樣或輸出符號的譯碼，維特比譯碼器應(yīng)該能夠每秒處理480兆位(Mbit/sec)或兆赫(MHz)。然而，優(yōu)選的是以低得多的頻率運(yùn)行該系統(tǒng)，該頻率接近于直接實(shí)施所需的480MHz的1/4。它是特別優(yōu)選的，因?yàn)閷鞺WB標(biāo)準(zhǔn)將以甚至更高的數(shù)據(jù)率(一直到每秒1吉位(Gbit/s))為目標(biāo)。
Safavi等人(以下稱為“Safavi”)于2002年11月15日提交的題目為“Viterbi Convolutional Coding Method and Apparatus(維特比卷積編碼方法和裝置)”的美國專利公布2003/0123579 A1并行運(yùn)行四個獨(dú)立的維特比譯碼器以增加總處理速度，但是以功率消耗和空間占用為代價。
本發(fā)明用來解決現(xiàn)有技術(shù)中的上述缺點(diǎn)。本發(fā)明的目的是以減少的空間占用的損失來高速地執(zhí)行維特比譯碼。簡單地說，本發(fā)明包括至少一個用于在并行維特比譯碼器之間分配卷積編碼器的輸出符號對的設(shè)備。所述一個或多個設(shè)備也可以合并譯碼器的輸出以形成譯碼位流。每個譯碼器根據(jù)從兩個組成網(wǎng)格級所形成的網(wǎng)格級操作，以使在該級上正在更新的任何路徑度量在該級上被更新不多于一次。
將借助于以下所列的附圖來描述在此公開的本發(fā)明的細(xì)節(jié)，其中圖1是描繪用于編碼符號的發(fā)送器的簡單卷積編碼器的電路圖；圖2是用于圖1的編碼器的狀態(tài)圖；圖3是表示圖2中的狀態(tài)圖和圖1中的編碼器的網(wǎng)格級的網(wǎng)格圖；圖4是演示維特比算法的執(zhí)行的三級網(wǎng)格圖；圖5是本發(fā)明的一個實(shí)施例的框圖；圖6是基于圖1編碼器的網(wǎng)格級的圖，所述網(wǎng)格級根據(jù)本發(fā)明成對地處理輸出符號；圖7是示出根據(jù)本發(fā)明的表示兩個組成級的單個維特比級的網(wǎng)格圖；圖8是演示根據(jù)本發(fā)明通過將輸出符號對的輸入流分成重疊塊而將作為輸入的輸出符號對分配給每個維特比譯碼器的一種方法的格式圖；以及圖9是本發(fā)明的另一實(shí)施例。
由于維特比算法的遞歸特性，所以在維特比算法的并行化潛力中存在若干限制。維特比算法利用了來自發(fā)送器的輸入位的非隨機(jī)特性。在發(fā)送器上卷積編碼器的配置將使體現(xiàn)輸出符號的一些假設(shè)位序列不可能。測量在所接收到的符號與可能的位序列之間的距離，并且利用每次為下一迭代所保持的最近序列而在符號時間上累加這些測量。
例如，因此知道在符號時間x的累加值以計算在符號時間x+1的累加值的要求限制了執(zhí)行速度。換句話說，直到已知在級i上的路徑度量才能夠計算在級i+1上的路徑度量。
如果每次即在接收到每一其它符號時，對兩個符號執(zhí)行距離測量和最近序列的選擇，那么即使符號的輸入流以兩倍速度那么快地到達(dá)譯碼器，也還是能夠處理它們?；貋韰⒖紙D1，編碼器100的一個輸入位104產(chǎn)生單個符號108、112?？傆嫯a(chǎn)生2個譯碼位的對符號的并行譯碼被稱為基4譯碼，因?yàn)榇嬖?個可能的值。
然而，即使假設(shè)基于各個單個輸入位104而在卷積編碼器100上產(chǎn)生每一符號，但是如果擴(kuò)展超過僅僅加倍，例如基數(shù)N＞4，那么符號的上述聚集在硅面積方面上顯示出變得非常昂貴。
粗粒度并行化，即一種增加總處理速度的可選方法，它通過幾個各自獨(dú)立的維特比譯碼器來將輸入位流分成幾個并行塊以用于處理。該技術(shù)也顯著增加了硅面積。
根據(jù)本發(fā)明，兩種技術(shù)即符號聚集和粗粒度并行化的標(biāo)度(scale)的螺旋式惡化通過以下而被減輕，即組合這兩種技術(shù)以實(shí)現(xiàn)具有最小空間占用的總處理速度的目的。
作為說明性且非限制性的實(shí)例，圖5示出了根據(jù)本發(fā)明在無線接收器的基帶單元中使用的以數(shù)字信號處理器(DSP)半導(dǎo)體芯片實(shí)現(xiàn)的并行維特比譯碼器。接收器500包括帶有天線503的射頻(RF)單元502，以及中頻(IF)單元504，基帶單元506，用于用戶接口、音頻等的輸入/輸出(I/O)單元508，以及控制器510，各種單元通過數(shù)據(jù)/控制總線512相連。
在基帶單元506內(nèi)的DSP 514表示Safavi專利公布號2003/0123579的圖3的實(shí)施例的自適應(yīng)，其減少了空間占用，但保持了處理速度。DSP 514包括具有其相關(guān)的指令高速緩存518和存儲器控制器520的精簡指令集計算機(jī)(RISC)處理器516；包括4行×8列的陣列RC 524的RC陣列522；上下文(context)存儲器526；幀緩沖器528；以及具有其耦合的存儲器控制器532的直接存儲器存取(DMA)530。DMA530包括SC發(fā)生器、交織器引擎、以及DMA控制器534。每個RC包括幾個功能單元(例如MAC、算術(shù)邏輯單元等)和小寄存器文件，并且優(yōu)選地通過32位上下文字來配置，然而也能夠使用其它位長度。
幀緩沖器528充當(dāng)用于RC陣列522的內(nèi)部數(shù)據(jù)高速緩存，并且能夠被實(shí)施為雙端口存儲器。幀緩沖器528通過將計算過程與數(shù)據(jù)加載和存儲過程相重疊來使得存儲器訪問對RC陣列522是透明的。能夠?qū)彌_器528組織為8組N×16個幀緩沖器單元，其中N可以按照期望來定尺寸。因此幀緩沖器210能夠在每一時鐘周期上向一行的8個RC提供作為兩個8位操作數(shù)或者一個16位操作數(shù)的數(shù)據(jù)。
上下文存儲器526是本地存儲器，其中存儲了RC陣列522的配置上下文，其非常類似于指令高速緩存。上下文設(shè)置的上下文字被廣播給一行中的所有八個RC 206。一行中的所有RC 206能夠被編程以共享上下文字并且執(zhí)行相同的操作。因此，RC陣列能夠以單指令多數(shù)據(jù)的形式(SIMD)操作。對于每行而言，可以存在能夠在芯片上進(jìn)行高速緩存的256個上下文字。上下文存儲器能夠具有雙端口接口，以在RC陣列522上執(zhí)行指令期間使得能夠從片外存儲器(例如閃速存儲器)中加載新的上下文。
包括提取、譯碼、執(zhí)行和回寫部分的RISC處理器516處理通用操作，并且還控制RC陣列522的操作。它啟動與幀緩沖器528之間的所有數(shù)據(jù)傳輸，并且經(jīng)由DMA控制器534將配置加載到上下文存儲器526。當(dāng)不執(zhí)行正常RISC指令時，RISC處理器516通過發(fā)出特殊指令來控制每一周期中RC陣列522內(nèi)操作的執(zhí)行，所述特殊指令將SIMD上下文廣播到RC 524或者加載在幀緩沖器528和RC陣列522之間的數(shù)據(jù)。這使得編程簡單，因?yàn)樵谌我唤o定時刻通過系統(tǒng)來運(yùn)行控制流的一個線程。
根據(jù)實(shí)施例，將維特比算法分成多個子進(jìn)程或步驟，其每個通過RC陣列522的多個RC 524來執(zhí)行，并且其輸出為陣列中其他相同或其他RC 524所使用。
在優(yōu)選實(shí)施例中，頂部兩行實(shí)現(xiàn)一個維特比譯碼器，以及底部兩行提供一個分離的維特比譯碼器以與另一譯碼器并行執(zhí)行維特比譯碼。通過在將處理單元的Safavi8×8陣列轉(zhuǎn)換為4×8陣列的過程中犧牲位的通用性，即使考慮雙符號譯碼的處理/存儲開銷，起因于陣列的功率消耗和空間占用也會減少。但是，根據(jù)本發(fā)明，利用僅僅2個并行譯碼器，處理速度維持在與Safavi中的4個并行譯碼器類似的水平上。
圖6示出了基于圖1中編碼器100的網(wǎng)格級600，其根據(jù)本發(fā)明成對地處理輸出符號。回來參考圖3，網(wǎng)格級600具有兩個組成網(wǎng)格級300。所述組成網(wǎng)格級300是連續(xù)的，因此網(wǎng)格級600表示兩個時鐘脈沖，即兩個輸入符號和兩個輸出符號。因此，從頂部開始并且向下進(jìn)行，在級600中從狀態(tài)00開始的四個分支的每一分支對應(yīng)于表示狀態(tài)00的圓圈604左邊的各個注釋。例如，底部注釋608示出了第一輸出符號是“11”，第二輸出符號是“10”，并且二者各自的輸入位104都是1。因此，從狀態(tài)“00”開始并且通過對級300的兩次迭代的追蹤產(chǎn)生狀態(tài)“11”，這與由圖6中網(wǎng)格級600所示的內(nèi)容相匹配。級600的源和目的狀態(tài)的每個都具有四個分支注釋。盡管在本實(shí)例中由于編碼器100的結(jié)構(gòu)而存在四個來自每一狀態(tài)或通向每一狀態(tài)的分支，但是不同的編碼器可以具有來自任一給定狀態(tài)或通向任一給定狀態(tài)的較少分支。
圖7示出了表示根據(jù)本發(fā)明被折疊以形成單個級的維特比算法的兩個組成級的單個級700。特別地，級700對應(yīng)于圖4的頭兩級。由于在該實(shí)例中使用漢明度量，所以圖7的分支度量702-708等于圖4中分支度量的相應(yīng)和。如果使用的度量例如是歐幾里得距離，那么不會保持所述后者的等同。每一級對應(yīng)于從任一有效狀態(tài)開始的單個分支度量702、704、706、708，并且進(jìn)一步對應(yīng)于接收分支的任一狀態(tài)的單個路徑度量更新。每一級也對應(yīng)于任一追溯過程的單個迭代。因而，通過成對地處理輸出符號，處理速度基本上加倍。Safavi DSP的相應(yīng)修改包括對于符號對修改分支度量計算，為追溯而向每一狀態(tài)分配兩個位而不是一個位，等等。
應(yīng)該注意，本發(fā)明不限于任何特定的分支度量或追溯體系結(jié)構(gòu)。而且，盡管以兩個分離的并行維特比譯碼器來實(shí)施圖5的實(shí)施例，但是兩個或更多個所述譯碼器的任何數(shù)量處于本發(fā)明打算的范圍內(nèi)。因此，例如可以使用全8×8陣列來實(shí)現(xiàn)四個基4譯碼器，并且從而提供使Safavi設(shè)備的處理速度近似加倍。
圖8演示了根據(jù)本發(fā)明的通過將輸出符號對的輸入流分成重疊塊來將作為輸入的輸出符號對分配到每一維特比譯碼器的一種方法。在題目為“Parallel Implementation for Viterbi-Based Detection Method”的審理中的共同轉(zhuǎn)讓的美國專利公布ID 609443中詳細(xì)描述了這些技術(shù)，其公開內(nèi)容被全部結(jié)合于此以作參考。合并方案804示出了與下一塊的開始部分重疊的每一維特比塊806、808、810的末端部分。至少一對輸出符號為兩個重疊塊所公用，并且駐留在重疊部分。在合并方案812中，一個塊與下一個塊之間的重疊覆蓋了半個塊。合并方案816利用三用重疊部分中的至少一對符號示出了多于一半的塊的重疊。
作為選擇，當(dāng)為各個并行維特比譯碼將輸入流分成塊時，可以以非重疊的方式分配塊。例如，1989年Lin等人在IEEE的“Algorithmsand Architectures for Concurrent Viterbi Decoding”中公開了零移位方法。在零移位方法中，在每塊的末端，利用返回到地狀態(tài)的零來周期性地加載編碼器中與圖1中的兩個觸發(fā)器116、120相對應(yīng)的移位寄存器。Lin中所討論的可選方法是復(fù)位方法，其實(shí)際上周期性地在移位寄存器中重寫所存儲的值。
Safavi結(jié)合單個維特比譯碼器討論了在各個重疊的輸入塊上的狀態(tài)度量計算和追溯計算的流水線處理，并且作為優(yōu)選的替換是滑動窗技術(shù)，其消除了重疊的需要。這些方法中的每種同樣適于并行譯碼器。
本發(fā)明不限于通過諸如Safavi實(shí)施例之類的陣列處理器的實(shí)施。代之以，以及如圖9所示，多路分解器(demux)單元904例如可以用于將塊分配給多個維特比譯碼器906，通過分離的多路復(fù)用器單元908來合并輸出以形成譯碼的位流。在此，每一維特比單元906例如可以獨(dú)立于其他單元906而執(zhí)行其相應(yīng)的維特比譯碼。
本發(fā)明還提供一種用于測試或原型設(shè)計系統(tǒng)的裝置和方法，該系統(tǒng)包括連同維特比譯碼器一起的能夠處理比單個譯碼器的帶寬高的部件。維特比譯碼器的組合性能允許進(jìn)行測試或原型設(shè)計。例如，即使圖5的RF單元的帶寬容量超過一個譯碼器的帶寬容量，只要譯碼器的組合帶寬足夠的話，它也能夠在接收器500中被測試。
本發(fā)明的譯碼裝置還應(yīng)用于以下系統(tǒng)光盤系統(tǒng)，例如SFFO、DVD、DVD+RW、藍(lán)光光盤；磁光系統(tǒng)，例如小型盤；硬存儲系統(tǒng)；以及專業(yè)人員和消費(fèi)者的數(shù)字磁帶存儲系統(tǒng)。
雖然已經(jīng)示出和描述了所認(rèn)為的本發(fā)明優(yōu)選實(shí)施例，但是當(dāng)然將會理解，在不脫離本發(fā)明的精神的情況下，能夠容易地在形式或細(xì)節(jié)上進(jìn)行各種修改和改變。因此，打算本發(fā)明不限于所述和所示的確切形式，而是應(yīng)該將其解釋為覆蓋所有可以落入所附權(quán)利要求書的范圍內(nèi)的修改。
權(quán)利要求
1.一種維特比譯碼裝置，包括至少一個設(shè)備，用于在多個并行維特比譯碼器之間分配卷積編碼器的輸出符號對，以及用于合并多個譯碼器的輸出以形成譯碼的位流；以及多個譯碼器，每個譯碼器利用從兩個組成網(wǎng)格級形成的網(wǎng)格級來配置，以使在所述級上正在更新的任何路徑度量在所述級上被更新不多于一次。
2.權(quán)利要求1所述的裝置，其中在所述編碼器的一個時鐘周期中產(chǎn)生所述符號對中的一個符號，所述編碼器的時鐘周期連續(xù)跟隨在其中產(chǎn)生另一符號的時鐘周期。
3.權(quán)利要求1所述的裝置，其中配置多個譯碼器，以使由使用單個所述對的兩個符號所計算的分支度量來在所述級上更新這種更新的路徑度量。
4.權(quán)利要求1所述的裝置，其中所述組成網(wǎng)格級是連續(xù)的和相同的。
5.權(quán)利要求1所述的裝置，其中每個組成網(wǎng)格級定義了卷積編碼器。
6.權(quán)利要求1所述的裝置，其被利用總計兩個譯碼器來配置。
7.權(quán)利要求6所述的裝置，其中所述編碼器為每個所述輸出符號輸入單個位。
8.權(quán)利要求1所述的裝置，其中在塊中劃分所述對，所述分配將所述塊分配給相應(yīng)的譯碼器，每塊具有始端和末端，一個決的末端在內(nèi)容上與下一塊的始端重疊以形成兩個塊的相應(yīng)重疊區(qū)域，所述區(qū)域具有共有的至少一個所述對。
9.權(quán)利要求1所述的裝置，其中在非重疊塊之間劃分所述對，其中所述分配將塊分配給相應(yīng)的譯碼器。
10.一種維特比譯碼方法，包括以下步驟在多個并行維特比譯碼器之間分配卷積編碼器的輸出符號對；對具有從兩個組成網(wǎng)格級所形成的網(wǎng)格級的多個譯碼器進(jìn)行操作，以使在所述級上正在更新的任何路徑度量在所述級上被更新不多于一次；以及合并多個譯碼器的輸出以形成譯碼的位流。
11.權(quán)利要求10所述的方法，其中在所述編碼器的一個時鐘周期中產(chǎn)生所述符號對中的一個符號，所述編碼器的時鐘周期連續(xù)跟隨在其中產(chǎn)生另一符號的時鐘周期。
12.權(quán)利要求10所述的方法，其中所述操作步驟進(jìn)一步包括以下步驟根據(jù)從所述對的一對輸出符號所導(dǎo)出的單個相應(yīng)的分支度量來更新所述任何這種路徑度量。
13.權(quán)利要求10所述的方法，其中所述組成網(wǎng)格級是連續(xù)的和相同的。
14.權(quán)利要求10所述的方法，其中每個組成網(wǎng)格級定義了卷積編碼器。
15.權(quán)利要求10所述的方法，其中多個譯碼器總計由兩個譯碼器組成。
16.權(quán)利要求15所述的方法，其中所述編碼器為每個所述輸出符號輸入單個位。
17.一種用于測試系統(tǒng)的方法，該系統(tǒng)包括使用權(quán)利要求10所述方法的權(quán)利要求10所述的多個譯碼器，其中該系統(tǒng)的部件能夠以比多個譯碼器的譯碼器更高的帶寬進(jìn)行操作，該方法進(jìn)一步包括以下步驟提供所述系統(tǒng)；以及使用所述維特比譯碼方法來操作所述系統(tǒng)，所述較高的帶寬通過多個譯碼器的并行性能來提供。
18.權(quán)利要求17所述的方法，其中在多個維特比譯碼器的上游布置所述部件。
19.權(quán)利要求10所述的方法，其中分配步驟包括以下步驟在塊中劃分所述對，以使所述分配將所述決分配給相應(yīng)的譯碼器，每塊具有始端和末端，一個決的末端在內(nèi)容上與下一塊的始端重疊以形成兩個決的相應(yīng)重疊區(qū)域，所述區(qū)域具有共有的至少一個所述對。
20.權(quán)利要求10所述的方法，其中所述分配步驟包括以下步驟在非重疊塊之間劃分所述對，以使所述分配將塊分配給相應(yīng)的譯碼器。
全文摘要
通過并行獨(dú)立的維特比譯碼器來實(shí)現(xiàn)具有最小空間占用的高速譯碼，每個所述維特比譯碼器處理用于每個網(wǎng)格的符號對。用于基帶芯片的兩個譯碼器實(shí)施例對于超寬帶通信是可利用的。
文檔編號H03M13/41GK1965487SQ200580010870
公開日2007年5月16日 申請日期2005年4月1日 優(yōu)先權(quán)日2004年4月5日
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