專利名稱：絕熱cmos設(shè)計(jì)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及絕熱CMOS設(shè)計(jì)，更具體地，涉及用于減小泄漏電流和功耗的CMOS電路設(shè)計(jì)。
背景技術(shù)：
CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)邏輯使用p型和n型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)的組合來(lái)實(shí)現(xiàn)在計(jì)算機(jī)、電信和信號(hào)處理裝備中可見(jiàn)到的邏輯門和其他數(shù)字電路。CMOS電路的主要優(yōu)勢(shì)在于除了當(dāng)至邏輯門的輸入被切換時(shí)，它們理想地不允許電流流過(guò)，并且因此不會(huì)消耗功率。CMOS通過(guò)用p型MOSFET補(bǔ)償每一個(gè)n型MOSFET、并且將相同的輸入按照以下方式布線成兩個(gè)來(lái)實(shí)現(xiàn)這種功能如果一個(gè)MOSFET是導(dǎo)通的，則另一個(gè)是不導(dǎo)通的。
隨著時(shí)間的過(guò)去，MOSFET被連續(xù)地按比例縮小，首先因?yàn)檩^小的MOSFET(具有較短溝道)允許更多的電流通過(guò)(每平方面積)，以及其次因?yàn)檩^小的MOSFET具有較小的柵極，并且因此具有較低的柵極電容。這兩個(gè)因素對(duì)于較低的開(kāi)關(guān)時(shí)間有貢獻(xiàn)，并且因此有較高的處理速度。當(dāng)然，持續(xù)推動(dòng)按比例縮小MOSFET尺寸的第三原因在于較小的MOSFET可以明顯地被更密集地來(lái)封裝，導(dǎo)致相同面積中更小的芯片或具有更高計(jì)算能力的芯片。無(wú)論如何，生產(chǎn)集成電路的成本高度地涉及每晶片可以生產(chǎn)的芯片數(shù)目。
考慮如圖1所述的電路拓?fù)洳季?。如所示出的，多個(gè)CMOS反相器模塊10彼此串聯(lián)。每一個(gè)反相器模塊10包括與電源線Vdd相連的第一連接和接地(Vss)的第二連接。為了完整并且參考圖2，每一個(gè)反相器模塊包括串聯(lián)的p溝道MOSFET 12和n溝道MOSFET 14，這兩個(gè)器件的柵極連接在一起。
隨著便攜和無(wú)線電子系統(tǒng)的增長(zhǎng)的使用，減少功耗在今天的VLSI電路和系統(tǒng)設(shè)計(jì)中已經(jīng)變得越來(lái)越重要。針對(duì)CMOS電路，操作的激活模式期間的總功耗包括動(dòng)態(tài)功率和激活的泄漏功率。在待機(jī)模式中，功耗是由于待機(jī)泄漏電流，例如，US專利No.6,307,396描述了一種具有反相器鏈、三阱(triple-well)晶體管和相應(yīng)的電容器的CMOS輸入緩沖器級(jí)，以在電路轉(zhuǎn)變到低功率待機(jī)模式延遲的情況下用作電荷存儲(chǔ)。
CMOS電路的動(dòng)態(tài)功率主要是由于負(fù)載電容的充電和放電。隨著每一個(gè)數(shù)據(jù)和/或時(shí)鐘變化，表示數(shù)據(jù)/時(shí)鐘信號(hào)是完全充電/放電的電荷由選定的基準(zhǔn)Vss或Vdd來(lái)確定。CMOS電路的靜態(tài)泄漏功率由通過(guò)每一個(gè)晶體管的泄漏電流來(lái)確定，有兩個(gè)主要來(lái)源反偏二極管的結(jié)泄漏電流，以及子閾值泄漏電流。二極管結(jié)泄漏非常小，并且下文中將忽略。子閾值泄漏電流隨著閾值電壓的減小而指數(shù)增加。另一方面，降低電源電壓是減少功耗最有效的方式，但是隨著電源電壓的按比例縮放，晶體管閾值電壓(Vt)也應(yīng)該被按比例縮放，以便滿足性能需求，因?yàn)榈碗娫措妷簩?dǎo)致操作的較慢模式。不幸地是，這種縮放導(dǎo)致泄漏電流的上述指數(shù)增加。
可以將在單個(gè)的芯片中具有高閾值晶體管和低閾值晶體管兩者的多閾值CMOS電路，用于解決泄漏問(wèn)題，具體地，在低電壓低功率(LVLP)和高性能應(yīng)用中。該高閾值晶體管可以抑制子閾值泄漏電流，而將低閾值晶體管用于實(shí)現(xiàn)高速性能(當(dāng)導(dǎo)通時(shí))。
使用三阱CMOS技術(shù)實(shí)現(xiàn)CMOS電路以便減小噪聲是眾所周知的，尤其當(dāng)器件尺寸繼續(xù)按比例縮小時(shí)，通過(guò)使附加功率開(kāi)關(guān)能夠位于有源邏輯電流和地系統(tǒng)之間。將這些功率開(kāi)關(guān)用于當(dāng)邏輯電路是不活動(dòng)的時(shí)使泄漏電流最小化。參考圖3，示意性地示出了典型地三阱CMOS結(jié)構(gòu)，包括用于支撐PMOS晶體管18和NMOS晶體管20的p型襯底16。PMOS晶體管18包括深n型阱22和標(biāo)準(zhǔn)n型阱24，在所述標(biāo)準(zhǔn)n型阱24中設(shè)置了p型源極區(qū)和漏極區(qū)26、28。NMOS晶體管20包括p型阱30，在所述p型阱30中設(shè)置了n型源極區(qū)和漏極區(qū)32、34。三阱CMOS技術(shù)在本領(lǐng)域是眾所周知的，并且這里將不會(huì)更詳細(xì)地討論。
在將典型地使用三阱技術(shù)實(shí)習(xí)的圖1的電路中，高Vt(閾值電壓)串聯(lián)晶體管分別存在于緊鄰輸出反相器模塊之前的反相器模塊的上部(電源)線路連接和下部(接地)連接中，并且將其用于切換功能單元電壓接通或斷開(kāi)，即它們或者完全接通或者完全斷開(kāi)，因此沒(méi)有示出。
然而，集成電路設(shè)計(jì)者在它們?cè)噲D實(shí)現(xiàn)更小的晶體管并且更快的開(kāi)關(guān)時(shí)間時(shí)，已經(jīng)遇到了其他困難。例如，盡管傳統(tǒng)上開(kāi)關(guān)時(shí)間與柵極電容粗略地成比例，MOSFET柵極電容已經(jīng)減少到被其它電容掩蓋的程度，最顯著地是互連電容，該互連電容可能源自將輸入與輸出相連的金屬線。
圖1電路中的互連線具有與器件本體、電源、接地軌線(rails)的各個(gè)連接相關(guān)聯(lián)的相應(yīng)電容C1-C12，在標(biāo)準(zhǔn)CMOS工藝中，當(dāng)p型MOSFET開(kāi)路時(shí)對(duì)所述電容充電，并且當(dāng)n型MOSFET開(kāi)路時(shí)對(duì)所述電容放電。在任一種情況下，相反類型的MOSFET處于其不導(dǎo)電性模式。在從50nm CMOS向前的設(shè)計(jì)中，這種周圍互連電容是支配性的，遠(yuǎn)勝于柵極的輸入電容。事實(shí)上，利用亞微米工藝，互連線電容可以是總負(fù)載電容的80％以上，導(dǎo)致電荷不令人滿意的高損耗，并且因此導(dǎo)致高功耗。
過(guò)去，已經(jīng)做出各種嘗試以建立絕熱CMOS邏輯設(shè)計(jì)，這方面的兩個(gè)主要概念是a)改變電容性電荷為電感性元件的電流；以及b)通過(guò)使用傳送門邏輯，在從輸入到輸出的整個(gè)數(shù)據(jù)通道上傳送電荷。
然而，在這兩種情況下，已經(jīng)顯著地改變了CMOS塊和模塊的設(shè)計(jì)拓?fù)洳季?，并且所得到的損耗通常仍然太高。

發(fā)明內(nèi)容
本發(fā)明的目的是減小CMOS集成電路中的電荷損耗，以便減小功耗和能量損失，并且還減小泄漏電流。
根據(jù)本發(fā)明，提出了連接在第一基準(zhǔn)或電源線和第二基準(zhǔn)線之間的CMOS模塊，第一晶體管存在于所述模塊和所述第一基準(zhǔn)線之間，以及第二晶體管存在于所述模塊和所述第二基準(zhǔn)線之間，其中，將第一電容性裝置設(shè)置為與所述第一晶體管并聯(lián)，以及將第二電容性裝置設(shè)置為與所述第二晶體管并聯(lián)，使得在使用時(shí)，所述第一晶體管和所述第二晶體管作為相應(yīng)的第一電流源和第二電流源操作。
同樣地，可以將施加到和得自互連線電容的全部電荷(重新)收集到等效地與電源裝置串聯(lián)的電容中。當(dāng)使用三阱技術(shù)時(shí)，該電荷恢復(fù)概念應(yīng)用于全部CMOS模塊/電路，從標(biāo)準(zhǔn)單元到芯片內(nèi)和芯片外接口(總線)以及芯片內(nèi)和芯片外存儲(chǔ)結(jié)構(gòu)。
同樣根據(jù)本發(fā)明，提出了一種制作CMOS模塊的方法，所述方法包括將CMOS電路設(shè)置在襯底上；將所述CMOS電路經(jīng)由設(shè)置為與所述第一和第二基準(zhǔn)線串聯(lián)的相應(yīng)晶體管，連接在第一基準(zhǔn)或電源線和第二基準(zhǔn)線之間；以及設(shè)置第一電容性裝置與所述第一晶體管并聯(lián)，并且設(shè)置第二電容性裝置與所述第二晶體管并連，使得在使用時(shí)，所述第一晶體管和所述第二晶體管作為相應(yīng)的第一電流源和第二電流源操作。
仍然根據(jù)本發(fā)明，提出了一種集成電路，包括彼此串聯(lián)的多個(gè)CMOS電路，所述CMOS電路連接在第一基準(zhǔn)或電源線和第二基準(zhǔn)線之間，將第一晶體管設(shè)置在所述CMOS電路的至少一個(gè)和所述第一基準(zhǔn)線之間，以及將第二晶體管設(shè)置在所述CMOS電路的至少一個(gè)和所述第二基準(zhǔn)線之間，其中，將第一電容性裝置設(shè)置為與所述第一晶體管并聯(lián)，以及將第二電容性裝置設(shè)置為與所述第二晶體管并聯(lián)，使得在使用時(shí)，所述第一晶體管和所述第二晶體管作為相應(yīng)的電流源操作。
仍然根據(jù)本發(fā)明，提出了一種制作集成電路的方法，所述方法包括在襯底中形成多個(gè)CMOS電路；將所述CMOS電路彼此串聯(lián)，并且將每一個(gè)電路連接在第一基準(zhǔn)或電源線和第二基準(zhǔn)線之間；將第一晶體管設(shè)置在所述電路的至少一個(gè)和所述第一基準(zhǔn)線之間，以及將第二晶體管設(shè)置在所述電路的至少一個(gè)和所述第二基準(zhǔn)線之間；以及將第一電容性裝置設(shè)置為與所述第一晶體管并聯(lián)，并且將第二電容性裝置設(shè)置為與所述第二晶體管并聯(lián)，使得在使用時(shí)，所述第一晶體管和所述第二晶體管操作為相應(yīng)的第一電流源和第二電流源。
作為組合本發(fā)明結(jié)構(gòu)的工藝縮小的結(jié)果，對(duì)體(即電源)的互連電容相對(duì)于負(fù)載的輸入電容成為支配性的，所述互連電容包括CMOS模塊的柵極電容。
例如，第一和第二電容性裝置可以包括以附加的接觸焊盤為代價(jià)的芯片外柵極氧化物電容器，但是更優(yōu)選地，具體在集成電路是三阱CMOS設(shè)計(jì)的集成電路情況下，包括各自的溝槽電容器。溝槽電容器是內(nèi)置到刻蝕到半導(dǎo)體襯底中的溝槽中的電容器。這種類型的電容器的優(yōu)點(diǎn)是可以相對(duì)容易地形成，并且可以擴(kuò)展電容器的面積(使得可以實(shí)現(xiàn)較大的電容值)，而無(wú)需增加形成電容器所需的晶片面積?？梢詫喜垭娙萸度氲浇饘?中的公共電源系統(tǒng)下面，然后將需要很少的甚至不需要柵極氧化物去耦電容，這將在生產(chǎn)中具有積極的影響。
為了實(shí)用的原因，優(yōu)選地，將兩個(gè)溝槽電容適用于襯底，以便設(shè)置第一電容性裝置與第一晶體管并聯(lián)，以及設(shè)置第二電容性裝置與第二晶體管并聯(lián)。因?yàn)檎J(rèn)為公共電源裝置是低等效串聯(lián)阻抗的，可以使第二電容性裝置與第二晶體管并聯(lián)，或與稱為第二基準(zhǔn)線與和公共電源裝置串聯(lián)的襯底的第二晶體管并聯(lián)。
有利地，模塊包括電荷泵，用于將在所述第一和第二電容性裝置中存儲(chǔ)的電荷導(dǎo)引到電源裝置中，并且優(yōu)選地反之亦然。作為這種特征的結(jié)果，可以使CMOS設(shè)計(jì)是實(shí)質(zhì)絕熱的，其中的損耗減小到晶體管和電荷泵的開(kāi)關(guān)損耗。有利地，電源裝置包括與其串聯(lián)的等效去耦電容性裝置，通過(guò)所述等效去耦電容性裝置由所述電荷泵導(dǎo)引所述電荷。等效去耦電容性裝置可以包括一個(gè)或更多相對(duì)較大的溝槽電容器(以獲得較大的電荷緩沖)以及(可選地)與之并聯(lián)的一個(gè)或更多相對(duì)較小的柵極氧化物電容性裝置，盡管替代地，可以將去耦電容器整個(gè)地設(shè)置在芯片外。
應(yīng)該理解的是，本發(fā)明可以使用于從高功率到超低功率應(yīng)用的CMOS設(shè)計(jì)，以解決熱和電池相關(guān)問(wèn)題。另外，本發(fā)明可以使用于模塊(IP塊)之間以及甚至存儲(chǔ)單元內(nèi)部的標(biāo)準(zhǔn)CMOS單元設(shè)計(jì)和接口總線。
參考這里描述的實(shí)施例，本發(fā)明的這些和其他方面將是顯而易見(jiàn)的，并且將參考所述實(shí)施例進(jìn)行描述。


現(xiàn)在將僅作為示例并且參考附圖描述本發(fā)明的實(shí)施例，其中圖1是根據(jù)現(xiàn)有技術(shù)的CMOS反相器設(shè)計(jì)的示意性電路圖；圖2是CMOS反相器模塊的示意性電路圖；圖3是示出了三阱CMOS技術(shù)的示意性剖面圖；
圖4是示出了多閾值CMOS設(shè)計(jì)概念的示意性；圖5是根據(jù)本發(fā)明典型實(shí)施例的CMOS反相器鏈的示意性電路圖；圖6是根據(jù)本發(fā)明典型實(shí)施例的CMOS單元的示意性剖面圖，在三阱中形成并且具有集成的溝槽電容；圖7和圖8是示出了根據(jù)本發(fā)明典型實(shí)施例的CMOS模塊中的充電流動(dòng)的示意性電路圖。
具體實(shí)施例方式
參考圖4，示出了可變閾值CMOS的公知概念，從而施加到電路上的電源電壓在激活模式和待機(jī)模式之間是可變的，在激活模式中將激活的邏輯電路于Vdd’和Vss’軌線相連，以及在待機(jī)模式中將電路與Vdd和Vss軌線相連。將高閾值電壓(高Vt)晶體管(未示出)設(shè)置為串聯(lián)在相應(yīng)的電源軌線和CMOS模塊之間(在A和B處)，以便在兩個(gè)模式之間切換，并且接通或斷開(kāi)功能單元電壓，以及這種類型配置的目的在于設(shè)法使功能單元電壓最小化，以便使功耗最小化，這是通過(guò)在阻抗模式中的串聯(lián)晶體管組來(lái)實(shí)現(xiàn)的。然而，功耗還是功率單元的電荷消耗的函數(shù)，并且如以上所聲明的，本發(fā)明的目的是減小CMOS集成電路中的電荷損耗，以便減小功耗和能量損失，并且還減小泄漏電流。
根據(jù)本發(fā)明，該目的是通過(guò)按照不同的方式驅(qū)動(dòng)上述串聯(lián)晶體管，使得它們通過(guò)設(shè)置并聯(lián)的電容器作為相應(yīng)的電流源(具有較高的等效串聯(lián)電阻)。主要優(yōu)點(diǎn)基于如下事實(shí)對(duì)本體的信號(hào)互連電容，即電源和周圍互連，相對(duì)于負(fù)載的輸入電容上成為支配性的。
參考圖5，根據(jù)本發(fā)明典型實(shí)施例的集成電路包括彼此串聯(lián)的多個(gè)CMOS反相器模塊10，每一個(gè)模塊10如前所述地連接在電源線和地之間。然而，在這種情況下，將附加的晶體管設(shè)置為在電源側(cè)和接地側(cè)與CMOS塊和模塊的電源串聯(lián)，通過(guò)使用三阱工藝可能性來(lái)設(shè)置電容器C26、C25與之并聯(lián)，將所述晶體管用作相應(yīng)的用作相應(yīng)的電流源I1、I2，而不是用作開(kāi)關(guān)或電阻器。為了確?；ミB線的電容保持為支配性的，有利地將兩個(gè)互連層100、200嵌入到外部或公共電源層Vdd和接地層Vss之間，如圖5所示。結(jié)果，可以將這些電容器兩端的電壓維持在固定電平，例如0.5V或更小。此外，通過(guò)人們?cè)诋?dāng)前考慮的CMOS工藝中采用最小模擬復(fù)雜性可以控制的最低穩(wěn)定電壓電平來(lái)確定電容器C25、C26兩端的該反向偏置電壓電平(back bias voltage level)。眾所周知的是，具有低閾值電壓的晶體管的反向偏置實(shí)質(zhì)減小了泄漏電流，并且當(dāng)反向偏置由電路本身產(chǎn)生時(shí)，與低Vt功能電路串聯(lián)的外部電容將表示這種反向偏置電壓。換句話說(shuō)，由于(三阱)電容C25、C26兩端的DC電壓，在CMOS塊和模塊中使用的晶體管的背柵極是預(yù)偏置的，使得它們的泄漏相當(dāng)?shù)匦　?br> 如所示出的，標(biāo)準(zhǔn)CMOS塊和模塊10處于外部提供的電壓軌線之間的規(guī)定浮置結(jié)構(gòu)。將電容器C25、C26和電流源I1、I2一起設(shè)置為建立三阱兩端的電壓平衡。單獨(dú)地包括電阻器R3和R4以對(duì)電路進(jìn)行直流偏置，使得能夠執(zhí)行模擬電路仿真。
可以將串聯(lián)的電容C25、C26設(shè)置在芯片外，但是更優(yōu)選地，將其設(shè)置以溝槽電容接地的形式設(shè)置在芯片內(nèi)，因?yàn)樗鼈兿鄬?duì)易于制造以及與晶體管集成，無(wú)需過(guò)度地增加晶片面積成本。參考圖6，示意性地示出了根據(jù)本發(fā)明典型實(shí)施例的具有三阱和溝槽電容的絕熱單元的拓?fù)洳季?。如所示出的，使用管芯焊盤50上的三阱技術(shù)實(shí)現(xiàn)了互補(bǔ)反相器晶體管12、14。類似地，在相應(yīng)的外部電源軌線Vdd和Vss處，在互補(bǔ)MOSFET 12、14的任一側(cè)上形成串聯(lián)晶體管52、54，所述串聯(lián)晶體管將形成參考圖5提及的電流源I1和I2。將溝槽電容56、58設(shè)置在互補(bǔ)MOSFET配置和各自的晶體管52、54之間，并且將電容連線到Vss和/或Vdd，如60處所示。還示出了從Vss到管芯焊盤50的向下鍵合62。通過(guò)去往管芯焊盤的向下鍵合與溝槽電容器相接觸，所述管芯焊盤與襯底的背側(cè)相連，可以進(jìn)一步地減小串聯(lián)電阻(即，溝槽電容內(nèi)的損耗)。
參考圖7和圖8，現(xiàn)在可以從頂部電源軌線經(jīng)由三阱電容C26和C25對(duì)全部互連電容Csid和Csis(用圖5的C13至C24表示)進(jìn)行充電和放電。換句話說(shuō)，作為切換的結(jié)果，互連電容Csid、Csis將它們的電荷抽取到C26和C25中。因?yàn)檎J(rèn)為這些三阱電容與互連電容相比較大，除了由于切換到CMOS模塊內(nèi)的低Vt輸出晶體管而耗散的電荷之外，可以恢復(fù)全部電荷。這將引起C26和C25兩端的電壓增加，內(nèi)部節(jié)點(diǎn)或電源去耦電容Cssdd兩端的電壓將減小到電路不起作用的電平。通過(guò)將電荷從電容器C26和C25傳送到Cssdd，恢復(fù)了電荷平衡(除由從導(dǎo)電狀態(tài)轉(zhuǎn)變?yōu)椴粚?dǎo)電狀態(tài)期間輸出晶體管的電阻引起的較小損耗之外)，即通過(guò)電流源I1和I2從外部電源節(jié)點(diǎn)向內(nèi)部電源節(jié)點(diǎn)提供(另外的)損耗的電荷。
利用如圖6所示的典型實(shí)用實(shí)現(xiàn)，意欲存在于電容cssdd中的電荷分別作為C25和C26之間的電壓差?？梢詫D7和圖8中給出的三個(gè)電容(Cssdd、C25和C26)選項(xiàng)減小到如圖6給出的兩個(gè)電容(C25和C26)選項(xiàng)，從而導(dǎo)致為實(shí)現(xiàn)本發(fā)明所需的電容的更小面積(～50％)。
在優(yōu)選實(shí)施例中，將電荷泵用于將電荷端接(port)到電源去耦電容Cssdd(或其等價(jià)物)。該電容必須足夠大以允許電荷恢復(fù)過(guò)程的較大時(shí)間常數(shù)。與等效電源去耦電容相比，使用電荷泵(圖5中未示出)的電荷傳送電容將較小。應(yīng)該理解的是，互連線電容和其它電源緩沖電容器之間的比率必須較大，以便確保電源緩沖電容兩端的電壓變化較低，使得不會(huì)不適當(dāng)?shù)赜绊憳?biāo)準(zhǔn)CMOS單元的閾值電壓，即不會(huì)不適當(dāng)?shù)卣{(diào)制泄漏電流。然而，盡管該實(shí)現(xiàn)要求實(shí)質(zhì)的電容Cssdd，該具體電容可以通過(guò)溝槽電容(以獲得較大的電荷緩沖)和較小的柵極氧化物電容器的并聯(lián)電路來(lái)建立，這將確保(時(shí)鐘)周期到周期之間的局部電荷。如本領(lǐng)域普通技術(shù)人員所公知的，可以實(shí)現(xiàn)＞100nF/mm2的溝槽電容，而可以產(chǎn)生＜10nF/mm2的柵極氧化物電容。此外，柵極氧化物電容具有實(shí)質(zhì)較大的等效串聯(lián)電阻，而溝槽電容具有實(shí)質(zhì)較大的等效串聯(lián)電阻，用作階梯RC網(wǎng)絡(luò)。同樣地，可以使每一個(gè)的RC之積彼此一致。
為了減小電荷泵的復(fù)雜度，電荷泵可以在外部應(yīng)用，代價(jià)是芯部塊的額外功率管腳。然而，可以將建議的拓?fù)洳季轴槍?duì)每一塊或模塊用在芯片內(nèi)，要求較大量的小電荷凸塊。這些塊和模塊之間的接口可能要求電平移位器以補(bǔ)償?shù)蚔t晶體管的閾值電壓中的差別(將由三阱電壓來(lái)影響)。
芯片內(nèi)功率管理器(未示出)預(yù)先知到單元或單元塊什么時(shí)候必須是激活的。然后，可以雙倍地使用電荷泵，或與串聯(lián)電容并聯(lián)的電流源。當(dāng)電源電壓上升時(shí)，將來(lái)自頂部電源Vdd的電荷緩慢地饋送到電容(C25、C26(以及Cssdd，當(dāng)使用時(shí)))中，并且這為這些單元提供了內(nèi)部電源電壓Vdd`。當(dāng)電源電壓降低時(shí)電荷泵可以盡可能長(zhǎng)地卸載該電荷，以便從串聯(lián)電容C25、C26重新得到電荷。換句話說(shuō)，利用所述拓?fù)洳季?，可以容易地?shí)現(xiàn)塊和模塊的電力接通和斷開(kāi)模式，因?yàn)槿侩姾煽梢詮囊粋€(gè)電平傳送到另一個(gè)電平，盡管這可能花費(fèi)一些時(shí)間，然而，該時(shí)間可以與將具有幾個(gè)微秒的步進(jìn)恢復(fù)時(shí)間的外部電源系統(tǒng)匹配。
總之，使用本發(fā)明，通過(guò)將電荷恢復(fù)到另一個(gè)芯片內(nèi)和或芯片外電容中，可以至少顯著地減少CMOS應(yīng)用中的電荷損耗。利用三阱技術(shù)，連同芯片內(nèi)電容，例如通過(guò)使用溝槽電容，可以實(shí)現(xiàn)電荷恢復(fù)，將損耗減小到晶體管和電荷泵的切換損耗?？梢詫⒃摷夹g(shù)用于出現(xiàn)三阱技術(shù)的全部CMOS工藝中，并且不局限于20nm的CMOS技術(shù)，可以用于超過(guò)90nm CMOS工藝或更進(jìn)一步。主要優(yōu)點(diǎn)基于如下事實(shí)對(duì)本體的信號(hào)互連(即配線)電容，即電源和周圍互連，與負(fù)載的輸入電容相比成為支配性的。另外，由于反向偏置，該應(yīng)用實(shí)質(zhì)減小了泄漏電流，并且可以完全地控制塊和模塊的電源使能，因此減小了內(nèi)部電壓上的dI/dt損耗。
優(yōu)點(diǎn)-建議的CMOS電路拓?fù)洳季謱⒐膶?shí)質(zhì)減小到與絕熱接近的水平。例如，相對(duì)于所示的反相器鏈，可以在獲得相同的功能性能的情況下，將電流從50mA減小到小于2mA。由于切換晶體管的反向柵極偏置，建議的新CMOS電路可以實(shí)質(zhì)上減小塊的泄漏。
-可以維持CMOS塊和模塊的標(biāo)準(zhǔn)設(shè)計(jì)拓?fù)洳季?當(dāng)使用傳輸門邏輯或使用電感來(lái)恢復(fù)能量的拓?fù)鋾r(shí)并非如此)。
-由于較大存儲(chǔ)電容器的使用，可以減小過(guò)程的時(shí)間常數(shù)，使能夠使用電荷泵。電路的總損耗由輸出晶體管和電荷泵中的損耗來(lái)確定。
-當(dāng)使用具有內(nèi)部電荷存儲(chǔ)的隔離溝槽電容器時(shí)，附加地獲得了對(duì)襯底的寄生電容(不需代價(jià))。可以將與這些溝槽電容并聯(lián)的柵極氧化物電容器用于輸送所需的周期到周期的電荷。因?yàn)闇喜垭娙葑鳛镽C階梯網(wǎng)絡(luò)，在接觸區(qū)使用的電容可以已經(jīng)足夠代替柵極氧化物電容，而無(wú)需使其操作所需的時(shí)間常數(shù)變差。
應(yīng)該注意的是上述實(shí)施例所示不是限制本發(fā)明，本領(lǐng)域的普通技術(shù)人員在不脫離所附權(quán)利要求所限的本發(fā)明范圍的情況下，將能夠設(shè)計(jì)許多替代實(shí)施例。在權(quán)利要求中，不應(yīng)該將括號(hào)中放置的任意參考符號(hào)解釋為限制權(quán)利要求。術(shù)語(yǔ)“包括”不排除在任何權(quán)利要求或說(shuō)明書中整體所列元件或步驟以外的元件或步驟的存在。單數(shù)提及的元件不排除多個(gè)該元件，反之亦然。本發(fā)明可以借助于包括數(shù)個(gè)不同元件的硬件以及借助于合適編程的計(jì)算機(jī)來(lái)實(shí)現(xiàn)。在列舉了幾種手段的設(shè)備權(quán)利要求中，可以將這些裝置的幾個(gè)由一個(gè)或相同項(xiàng)目的硬件來(lái)具體實(shí)現(xiàn)。唯一的事實(shí)在于在多個(gè)彼此不同的從屬權(quán)利要求引用的某些措施不表示不能有利地使用這些措施的組合。
權(quán)利要求
1.一種CMOS模塊，連接在第一基準(zhǔn)或電源線(Vdd)和第二基準(zhǔn)線(Vss)之間，第一晶體管(54)存在于所述模塊和所述第一基準(zhǔn)線(Vdd)之間，以及第二晶體管(52)存在于所述模塊和所述第二基準(zhǔn)線(Vss)之間，其中，將第一電容性裝置(C26)設(shè)置為與所述第一晶體管(54)并聯(lián)，以及將第二電容性裝置(C25)設(shè)置為與所述第二晶體管(52)并聯(lián)，使得在使用時(shí)，所述第一晶體管(54)和所述第二晶體管(52)作為相應(yīng)的第一電流源和第二電流源(I1、I2)操作。
2.根據(jù)權(quán)利要求1所述的CMOS模塊，其中，所述第一和第二電容性裝置(C26、C25)包括相應(yīng)的溝槽電容器(56、58)。
3.根據(jù)權(quán)利要求1所述的CMOS模塊，其中，所述第一和第二電容性裝置(C25、C26)包括芯片外電容器。
4.根據(jù)權(quán)利要求1所述的CMOS模塊，包括電荷泵，用于將在所述第一和第二電容性裝置(C25、C26)中存儲(chǔ)的電荷導(dǎo)引到電源裝置中。
5.根據(jù)權(quán)利要求4所述的CMOS模塊，其中，所述電荷泵被配置成將電荷從所述電源裝置導(dǎo)引到所述第一和第二電容性裝置(C25、C26)中。
6.一種制作CMOS模塊的方法，所述方法包括將CMOS電路設(shè)置在襯底上；經(jīng)由設(shè)置為與第一和第二基準(zhǔn)線(Vss、Vdd)串聯(lián)的相應(yīng)晶體管(52、54)，將所述CMOS電路連接在第一基準(zhǔn)或電源線(Vdd)和第二基準(zhǔn)線(Vss)之間；以及設(shè)置第一電容性裝置(C26)與所述第一晶體管(54)并聯(lián)，并且設(shè)置第二電容性裝置(C25)與所述第二晶體管(52)相連，使得在使用時(shí)，所述第一晶體管和所述第二晶體管(52、54)作為相應(yīng)的第一電流源和第二電流源(I1、I2)操作。
7.一種集成電路，包括彼此串聯(lián)的多個(gè)CMOS電路(10)，所述CMOS電路(10)連接在第一基準(zhǔn)或電源線(Vdd)和第二基準(zhǔn)線(Vss)之間，將第一晶體管(54)設(shè)置在所述CMOS電路(10)的至少一個(gè)和所述第一基準(zhǔn)線(Vdd)之間，以及將第二晶體管(52)設(shè)置在所述CMOS電路(10)的至少一個(gè)和所述第二基準(zhǔn)線(Vss)之間，其中，將第一電容性裝置(C26)設(shè)置為與所述第一晶體管(54)并聯(lián)，以及將第二電容性裝置(C25)設(shè)置為與所述第二晶體管(52)并聯(lián)，使得在使用時(shí)，所述第一晶體管和所述第二晶體管(52、54)作為相應(yīng)的第一電流源和第二電流源(I1、I2)操作。
8.根據(jù)權(quán)利要求7所述的集成電路，包括電源裝置(Vs)和電荷泵，所述電荷泵用于將在所述第一和第二電容性裝置(C25、C26)中存儲(chǔ)的電荷導(dǎo)引到所述電源裝置。
9.根據(jù)權(quán)利要求8所述的集成電路，包括與所述電源裝置串聯(lián)的等效去耦電容性裝置(Cssdd，或通過(guò)C25和C26的串聯(lián)電路形成的等效物)，所述電荷泵通過(guò)所述等效去耦電容性裝置來(lái)導(dǎo)引所述電荷。
10.根據(jù)權(quán)利要求9所述的集成電路，其中，所述等效去耦電容性裝置包括一個(gè)或更多相對(duì)較大的溝槽電容器。
11.一種制作集成電路的方法，所述方法包括在襯底中形成多個(gè)CMOS電路(10)；將所述CMOS電路(10)彼此串聯(lián)，并且將每一個(gè)電路(10)連接在第一基準(zhǔn)或電源線(Vdd)和第二基準(zhǔn)線(Vss)之間；將第一晶體管(54)設(shè)置在所述電路(10)的至少一個(gè)和所述第一基準(zhǔn)線(Vdd)之間，以及將第二晶體管(52)設(shè)置在所述電路(10)的至少一個(gè)和所述第二基準(zhǔn)線(Vss)之間；以及將第一電容性裝置(C26)設(shè)置為與所述第一晶體管(54)并聯(lián)，并且將第二電容性裝置(C25)設(shè)置為與所述第二晶體管(52)并聯(lián)，使得在使用時(shí)，所述第一晶體管和所述第二晶體管(52、54)作為相應(yīng)的第一電流源和第二電流源(I1、I2)操作。
全文摘要
公開(kāi)了一種集成電路，包括彼此串聯(lián)的多個(gè)CMOS模塊(10)，每一個(gè)CMOS電路(10)連接在第一和第二基準(zhǔn)線(Vss、Vss)之間。將第一晶體管(54)設(shè)置在所述模塊(10)的至少一個(gè)和所述第一基準(zhǔn)線(Vdd)之間，以及將第二晶體管(52)設(shè)置在所述模塊(10)的至少一個(gè)和所述第二基準(zhǔn)線(Vss)之間，以及將電容器(C25、C26)設(shè)置成與晶體管(52、54)并聯(lián)，使得它們被驅(qū)動(dòng)作為電流源(I1、I2)。結(jié)果，減小了功耗和泄漏電流。
文檔編號(hào)H03K19/00GK101057403SQ200580038652
公開(kāi)日2007年10月17日 申請(qǐng)日期2005年11月8日 優(yōu)先權(quán)日2004年11月15日
發(fā)明者馬特·科倫 申請(qǐng)人:皇家飛利浦電子股份有限公司