專利名稱：延遲電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種延遲電路，且特別是有關(guān)于一種可補償 制程的變動與電壓影響的延遲電路。
背景技術(shù)：
圖1是顯示傳統(tǒng)延遲電路100的電路圖。傳統(tǒng)延遲電路100包 括反相器120與130、電阻106以及電容108。反相器120是耦接于輸入端IN與節(jié)點N1之間。電阻106是耦接 于節(jié)點Nl與節(jié)點N2之間。電容108是以NMOS晶體管實現(xiàn)， NMOS晶體管的柵極是耦接至節(jié)點N2且NMOS晶體管的基體 (body)是耦接至接地點GND 。反相器13O是耦接于節(jié)點N2與輸出 端OUT之間。反相器120包括晶體管102與104。晶體管102具有耦接至電壓 源VDD的源極、耦接至節(jié)點N1的漏極以及柵極。晶體管104具有 耦接至節(jié)點N1的漏極、耦接至接地點GND的源極以及柵極。晶體 管102的柵極與晶體管104的柵極是共同耦接至輸入端IN，用以接 收輸入信號。值得注意的是，晶體管102是為PMOS ( P型金屬氧 化物半導體晶體管)晶體管而晶體管104是為NMOS ( N型金屬氧 化物半導體晶體管)晶體管。反相器130包括晶體管110與112。晶體管110具有耦接至電壓 源VDD的源極、耦接至輸出端OUT的漏極以及柵極。晶體管112 具有耦接至輸出端0 U T的漏極、耦接至接地點G N D的源極以及柵 極。晶體管110的柵極與晶體管112的柵極是共同耦接至節(jié)點N2。在傳統(tǒng)延遲電路100中是將晶體管102與晶體管104當作電阻 使用(MOS電阻)，電容108是為MOS電容，且電阻106是為高阻抗
多晶硅電阻(Hi-R)。然而，MOS電阻、MOS電容與Hi-R的特 性參數(shù)隨制程的變動會產(chǎn)生漂移，分別約受到10%、 10%與20% 的影響。再者，MOS電阻(晶體管102與晶體管104)是反比于電壓的平方。根據(jù)晶體管特性漂移的范圍定義晶體管的參數(shù)變異范圍。分 別對NMOS及PMOS定義三組參數(shù)(S: slow, T: typical, F: fast)。 根據(jù)制程的變動，NMOS與PMOS可分別偏向三組參數(shù)的任一 個。 圖2是顯示NMOS與PMOS隨制程的變動可能的參數(shù)組合，分別為 FF、 FS、 SF、 SS與TT，其中前者代表NMOS的特性參數(shù)，而后 者代表PMOS的特性參數(shù)。例如，F(xiàn)S代表NMOS的特性參數(shù)為F 而PMOS的特性參數(shù)為S。當MOS具有較低的臨界電壓(Vth)時，通常MOS的柵極氧化層 (gate oxide)變薄，因此電流與電容皆會上升，此時MOS的特性參 數(shù)為F。而當MOS具有較高的臨界電壓(Vth)時，通常MOS的柵極 氧化層變厚，因此電流與電容皆會下降，此時MOS的特性參數(shù)為 S。以MOS的特性參數(shù)偏向FS為例，也就是NMOS的特性參數(shù)為 F而PMOS的特性參數(shù)為S。當輸入端IN的輸入為l時，晶體管104 為導通而晶體管102不導通，如此一來，電容108是經(jīng)由電阻106 而透過晶體管104放電。由于NMOS的特性參數(shù)為F,使得以 NMOS晶體管所實現(xiàn)的電容108也會隨著制程的變動而上升。另 外，NMOS的特性參數(shù)為F代表臨界電壓(Vth)下降，因此晶體管 104的電阻是與電壓平方關(guān)系曲線下降。由于電容108與MOS電阻 104皆增加，因此充電RC延遲會增加。以M 0 S的特性參數(shù)偏向S F為例，也就是N M O S的特性參數(shù)為 S而PMOS的特性參數(shù)為F。當輸入端IN的輸入為1時，晶體管104 為導通而晶體管102不導通，如此一來，電容108是經(jīng)由電阻106 而透過晶體管104放電。由于NMOS的特性參數(shù)為S，使得以NMOS 晶體管所實現(xiàn)的電容108也會隨著制程的變動而下降。另外， NMOS的特性參數(shù)為S代表臨界電壓(Vth)上升，因此晶體管104的 電阻是與電壓平方關(guān)系曲線上升。由于電容108與MOS電阻104皆 減少，因此RC延遲會減少。圖l所示的延遲電路在放電時由于不同的制程變動而使得所 產(chǎn)生的RC延遲的范圍過大。由于RC延遲受到制程的變動與電壓的 影響太大，在應(yīng)用時會影響其他電路的正常運作，因此需要一種 可補償制程的變動與電壓影響的延遲電路。發(fā)明內(nèi)容有筌于此，本發(fā)明提供一種延遲電路，包括第一反相器、電 阻、第一電容以及第二電容。第一反相器具有輸入端以及第一節(jié) 點，輸入端是用以接收輸入信號。電阻是耦接于第一節(jié)點與第二 節(jié)點之間。第一電容是耦接于第二節(jié)點以及電壓源之間。第二電 容是耦接于第二節(jié)點以及接地點之間。本發(fā)明所述的延遲電路，更包括一第二反相器，耦接于一輸 出端與上述第二節(jié)點之間。本發(fā)明所述的延遲電路，其中上述第一反相器包括一第一晶 體管以及一第二晶體管。本發(fā)明所述的延遲電路，其中上述第一晶體管具有一第一第 一極，耦接至上述電壓源， 一第一第二極，耦接至上述第一節(jié)點， 以及一第一柵極，耦接至上述輸入端，且上述第二晶體管具有一 第二第一極，耦接至上述第一節(jié)點， 一第二第二極，耦接至上述 接地點，以及一第二柵極，耦接至上述輸入端。本發(fā)明所述的延遲電路，其中上述第一晶體管是為一PMOS 晶體管，且上述第二晶體管是為一NMOS晶體管。
本發(fā)明所述的延遲電路，其中上述第一電容與第二電容是由 晶體管實現(xiàn)。本發(fā)明所述的延遲電路，其中上述第一電容是為PMOS晶體 管，上述第一電容的基體是耦接至上述電壓源，且上述第一電容 的柵極是耦接至上述第二節(jié)點。本發(fā)明所述的延遲電路，其中上述第二電容是為NMOS晶體 管，上述第二電容的基體是耦接至上述接地點，且上述第二電容 的柵極是耦接至上述第二節(jié)點。本發(fā)明所述的延遲電路，其中上述第二反相器包括一第三晶 體管以及一第四晶體管。本發(fā)明所述的延遲電路，其中上述第三晶體管具有一第三第 一極，耦接至上述電壓源， 一第三第二極，耦接至上述輸出端， 以及一第三柵極，耦接至上述第二節(jié)點，且上述第四晶體管具有 一第四第一極，耦接至上述輸出端， 一第四第二極，耦接至上述 接地點，以及一第四柵極，耦接至上述第二節(jié)點。本發(fā)明所述的延遲電路，其中上述第三晶體管是為一PMOS 晶體管，且上述第四晶體管是為一NMOS晶體管。再者，本發(fā)明提供一種延遲電路，包括第一反相器、電阻、 第一電容組以及第二電容組。第一反相器，具有輸入端以及第一 節(jié)點，輸入端是用以接收輸入信號。電阻是耦接于第一節(jié)點與一 第二節(jié)點之間。第一電容組，包括多個串接電容，具有第一端子， 耦接至電壓源，以及第二端子，耦接至第二節(jié)點。第二電容組， 包括多個串接電容，具有第三端子，耦接至第二節(jié)點，以及第四 端子，耦接至接地點。本發(fā)明所述的延遲電路，更包括一第二反相器，耦接于一輸 出端與上述第二節(jié)點之間。本發(fā)明所述的延遲電路，其中上述第一反相器包括一第一晶
體管以及一第二晶體管。本發(fā)明所述的延遲電路，其中上述第一晶體管具有一第一第 一極，耦接至上述電壓源， 一第一第二極，耦接至上述第一節(jié)點， 以及一第一柵極，耦接至上述輸入端，且上述第二晶體管具有一 第二第一極，耦接至上述第一節(jié)點， 一第二第二極，耦接至上述 接地點，以及一第二柵極，耦接至上述輸入端。本發(fā)明所述的延遲電路，其中上述第一晶體管是為一PMOS晶體管，且上述第二晶體管是為一NMOS晶體管。本發(fā)明所述的延遲電路，其中上述第一電容組與第二電容組 中的電容是由晶體管實現(xiàn)。本發(fā)明所述的延遲電路，其中上述第一電容組包括串接的多 個PMOS晶體管，上述多個PMOS晶體管的其中一者的基體是耦接 至上述第一端子，且上述多個PMOS晶體管的其中另 一者的柵極 是耦接至上述第二端子。本發(fā)明所述的延遲電路，其中上述第二電容組包括串接的多 個NMOS晶體管，上述多個NMOS晶體管的其中 一者的基體是耦 接至上述第四端子，且上述多個NMOS晶體管的其中另 一者的柵 極是耦接至上述第三端子。本發(fā)明所述的延遲電路，其中上述第二反相器包括一第三晶 體管以及一第四晶體管。本發(fā)明所述的延遲電路，其中上述第三晶體管具有一第三第 一極，耦接至上述電壓源， 一第三第二極，耦接至上述輸出端， 以及一第三柵極，耦接至上述第二節(jié)點，且上述第四晶體管具有 一第四第一極，耦接至上述輸出端， 一第四第二極，耦接至上述接地點，以及一第四柵極，耦接至上述第二節(jié)點。本發(fā)明所述的延遲電路，其中上述第三晶體管是為一PMOS 晶體管，且上述第四晶體管是為一NMOS晶體管。
本發(fā)明所提供的延遲電路可以降低制程變動或是電壓等因素 所引起的RC延遲的偏移量。


圖l是顯示傳統(tǒng)延遲電路的電路圖。圖2是顯示NMOS與PMOS隨制程的變動可能的參數(shù)組合，分 別為FF、 FS、 SF、 SS與TT,其中前者代表NMOS的特性參數(shù)， 而后者代表PMOS的特性參數(shù)。圖4是顯示MOS電容與電壓之間的特性。
具體實施方式
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂， 下文特舉出較佳實施例，并配合所附圖式，作詳細說明如下圖3是顯示根據(jù)本發(fā)明實施例所述的延遲電路3 0 0的電路圖。 延遲電路300包括第一反相器340、電阻306、電容組310以及第二 反相器350。第 一反相器340是耦接于輸入端INPUT與第 一 節(jié)點N3之間。 電阻306是耦接于第一節(jié)點N3與第二節(jié)點N4之間。電容組310是 耦接于電壓源VDD與接地點GND之間。第二反相器350是耦接于 第二節(jié)點N4與輸出端OUTPUT之間。第 一反相器340包括第 一 晶體管302以及第二晶體管304。第 一晶體管302具有耦接至電壓源VDD的第一第一極、耦接至第一節(jié) 點N 3的第 一 第二極以及第 一 柵極。第二晶體管3 0 4具有耦接至第 一節(jié)點N3的第二第 一極、耦接至接地點GND的第二第二極以及第 二柵極。第一柵極與第二柵極是共同耦接至輸入端INPUT，用以 接收輸入信號。值得注意的是，第一晶體管302是為PMOS晶體管
而第二晶體管304是為NMOS晶體管。第二反相器350包括第三晶體管312以及第四晶體管314。第 三晶體管312具有耦接至電壓源VDD的第三第一極、耦接至輸出端 OUTPUT的第三第二極以及第三柵極。第四晶體管314具有耦接 至輸出端OUTPUT的第四第 一極、耦接至接地點GND的第四第二 極以及第四^"極。第三柵極與第四柵極是共同耦接至第二節(jié)點N4。電容組310是包括第 一 電容組320以及第二電容組330。第一 電容組320是于第二節(jié)點N4處與第二電容組330并接。第 一 電容組320包括串接的兩個MOS電容322與324 ，其中 MOS電容322與324是以PMOS晶體管實現(xiàn)。MOS電容322的基體 是耦接至電壓源VDD , MOS電容322的柵極是耦接至MOS電容 324的基體，且MOS電容324的柵極是耦接至第二節(jié)點N4。第二電容組330包括串接的兩個MOS電容326與328,其中 MOS電容326與328是以NMOS晶體管實現(xiàn)。MOS電容328的基體 是耦接至接地點G N D ， M O S電容3 2 8的柵極是耦接至M O S電容 326的基體，且MOS電容326的柵極是耦接至第二節(jié)點N4。圖4是顯示MOS電容與電壓之間的特性。當MOS電容的電壓 在臨界電壓(Vth)的范圍內(nèi)時具有與電壓成近線性的電容特性。本 發(fā)明是透過M O S電容的特性而補償受到制程變動與電壓的影響的 RC延遲。根據(jù)晶體管特性漂移的范圍定義晶體管的參數(shù)變異范圍，并 分別對NMOS及PMOS定義三組參數(shù)(S: slow, T: typical, F: fast)。根據(jù)制程的變動，NMOS與PMOS可分別偏向三組參數(shù)的 任一個。圖2是顯示NMOS與PMOS隨制程的變動可能的參數(shù)組 合，分別為FF、 FS、 SF、 SS與TT,其中前者代表NMOS的特性 參數(shù)，而后者代表PMOS的特性參數(shù)。例如，F(xiàn)S代表NMOS的特 性參數(shù)為F而PMOS的特性參數(shù)為S。當MOS具有較低的臨界電壓(Vth)時，通常MOS的柵極氧化層 (gate oxide)變薄，因此電流與電容皆會上升，此時MOS的特性參 數(shù)為F。而當MOS具有較高的臨界電壓(Vth)時，通常MOS的柵極 氧化層變厚，因此電流與電容皆會下降，此時MOS的特性參數(shù)為S。以MOS的特性參數(shù)偏向FS為例，也就是NMOS的特性參數(shù)為 F而PMOS的特性參數(shù)為S。當輸入端INPUT的輸入為l時，晶體 管304為導通而晶體管302不導通，如此一來，電容組310是經(jīng)由 電阻306而透過晶體管304放電。由于NMOS的特性參數(shù)為F,使 得以NMOS晶體管所實現(xiàn)的MOS電容326與328也會隨著制程的 變動而上升。另外，由于PMOS的特性參數(shù)為S，使得以PMOS晶 體管所實現(xiàn)的MOS電容322與324會隨著制程的變動而下降。因 此，電容組310的總電容為MOS電容322與324的串聯(lián)電容再并聯(lián) MOS電容326與328的串聯(lián)電容。另外，NMOS的特性參數(shù)為F代 表臨界電壓(Vth)下降，因此晶體管304的電阻是與電壓平方關(guān)系曲 線下降，MOS因工作在接近臨界電壓(Vth),所以電容值與電壓呈 線性上升(兩者成正比)。如此一來，透過MOS電容322與324便可 補償RC延遲，使RC延遲的偏移較傳統(tǒng)延遲電路100小。以MOS的特性參數(shù)偏向SF為例，也就是NMOS的特性參數(shù)為 S而PMOS的特性參數(shù)為F。當輸入端INPUT的輸入為1時，晶體 管304為導通而晶體管302不導通，如此一來，電容組310是經(jīng)由 電阻306而透過晶體管304進行放電。由于NMOS的特性參數(shù)為S, 使得以NMOS晶體管所實現(xiàn)的MOS電容326與328也會隨著制程 的變動而下降。因此，電容組310的總電容為MOS電容322與324 的串聯(lián)電容再并聯(lián)MOS電容326與328的串聯(lián)電容。另外，由于 PMOS的特性參數(shù)為F ，使得以PMOS晶體管所實現(xiàn)的MOS電容 322與324會隨著制程的變動而上升。另外，NMOS的特性參數(shù)為
S代表臨界電壓(Vth)上升，因此晶體管304的電阻是與電壓平方關(guān)系曲線上升，MOS電容因工作在接近臨界電壓(Vth),所以電容值 與電壓呈線性下降(兩者成反比)。如此一來，透過MOS電容322與 324便可補償RC延遲，使RC延遲的偏移較傳統(tǒng)延遲電路100小。上述實施例并非用以將本發(fā)明限定于放電模式中MOS的特性 參數(shù)偏向FS與SF。不論是在充電模式或是放電模式中，MOS的特 性參數(shù)偏向FF、 FS、 SF與SS的一個皆可透過本發(fā)明實施例所揭 露的延遲電路而補償RC延遲，以降低制程變動或是電壓等因素所 引起的RC延遲的偏移量。以上所述僅為本發(fā)明較佳實施例，然其并非用以限定本發(fā)明 的范圍，任何熟悉本項技術(shù)的人員，在不脫離本發(fā)明的精神和范 圍內(nèi)，可在此基礎(chǔ)上做進一步的改進和變化，因此本發(fā)明的保護 范圍當以本申請的權(quán)利要求書所界定的范圍為準。附圖中符號的筒單說明如下100、 300:延遲電路108:電容106、 306:電阻IN、 INPUT :輸入端120、 130、 340、 350:反相器GND:接地點310、 320、 330:電容組VDD:電壓源Nl、 N2、 N3、 N4:節(jié)點OUT、 OUTPUT: #T出端322、 324、 326、 328: MOS電容102、 104、 110、 112、 302、 304、 312、 314:晶體管
權(quán)利要求
1. 一種延遲電路，其特征在于，所述延遲電路包括 一第一反相器，具有一輸入端以及一第一節(jié)點，上述輸入端是用以接收一輸入信號；一電阻，耦接至上述第一節(jié)點與一第二節(jié)點之間； 一第一電容，耦接于上述第二節(jié)點以及一電壓源之間；以及 一第二電容，耦接于上述第二節(jié)點以及一接地點之間。
2. 根據(jù)權(quán)利要求l所述的延遲電路，其特征在于，更包括一 第二反相器，耦接于一輸出端與上述第二節(jié)點之間。
3. 根據(jù)權(quán)利要求l所述的延遲電路，其特征在于，上述第一 反相器包括一第一晶體管以及一第二晶體管。
4. 根據(jù)權(quán)利要求3所述的延遲電路，其特征在于，上述第一 晶體管具有一第一第一極，耦接至上述電壓源， 一第一第二極， 耦接至上述第一節(jié)點，以及一第一柵極，耦接至上述輸入端，且 上述第二晶體管具有一第二第一極，耦接至上述第一節(jié)點， 一第 二第二極，耦接至上述接地點，以及一第二柵極，耦接至上述輸 入端。
5. 根據(jù)權(quán)利要求3所述的延遲電路，其特征在于，上述第一 晶體管是為一P型金屬氧化物半導體晶體管，且上述第二晶體管是 為一N型金屬氧化物半導體晶體管。
6. 根據(jù)權(quán)利要求l所述的延遲電路，其特征在于，上述第一 電容與第二電容是由晶體管實現(xiàn)。
7. 根據(jù)權(quán)利要求6所述的延遲電路，其特征在于，上述第一 電容是為P型金屬氧化物半導體晶體管，上述第一電容的基體是耦 接至上述電壓源，且上述第一電容的柵極是耦接至上述第二節(jié)點。
8. 根據(jù)權(quán)利要求7所述的延遲電路，其特征在于，上述第二 電容是為N型金屬氧化物半導體晶體管，上述第二電容的基體是耦 接至上述接地點，且上述第二電容的柵極是耦接至上述第二節(jié)點。
9. 根據(jù)權(quán)利要求2所述的延遲電路，其特征在于，上述第二 反相器包括一 第三晶體管以及一第四晶體管。
10. 根據(jù)權(quán)利要求9所述的延遲電路，其特征在于，上述第三 晶體管具有一第三第一極，耦接至上述電壓源，一第三第二極， 耦接至上述輸出端，以及一第三柵極，耦接至上述第二節(jié)點，且 上述第四晶體管具有一第四第一極，耦接至上述輸出端， 一第四 第二極，耦接至上述接地點，以及一第四4冊極，耦接至上述第二 節(jié)點。
11. 根據(jù)權(quán)利要求9所述的延遲電路，其特征在于，上述第三 晶體管是為一P型金屬氧化物半導體晶體管，且上述第四晶體管是 為一N型金屬氧化物半導體晶體管。
12. —種延遲電路，其特征在于，所述延遲電路包括 一第一反相器，具有一輸入端以及一第一節(jié)點，上述輸入端是用以接收一輸入信號；一電阻，耦接至上述第一節(jié)點與一第二節(jié)點之間； 第一電容組，包括多個串接電容，具有一第一端子，耦接至一電壓源，以及一第二端子，耦接至上述第二節(jié)點；以及第二電容組，包括多個串接電容，具有一第三端子，耦接至上述第二節(jié)點，以及一第四端子，耦接至一接地點。
13. 根據(jù)權(quán)利要求12所述的延遲電路，其特征在于，更包括 一第二反相器，耦接于一輸出端與上述第二節(jié)點之間。
14. 根據(jù)權(quán)利要求12所述的延遲電路，其特征在于，上述第 一反相器包括 一 第 一 晶體管以及 一 第二晶體管。
15. 根據(jù)權(quán)利要求14所述的延遲電路，其特征在于，上述第 一晶體管具有一第一第一極，耦接至上述電壓源， 一第一第二極， 耦接至上述第一節(jié)點，以及一第一柵極，耦接至上述輸入端，且 上述第二晶體管具有一第二第一極，耦接至上述第一節(jié)點， 一第 二第二才及，l禺^妄至上述4妻:l也點，以及一第二4冊才及，井禺4姿至上述輸 入端。
16. 根據(jù)權(quán)利要求14所述的延遲電路，其特征在于，上述第 一晶體管是為一P型金屬氧化物半導體晶體管，且上述第二晶體管 是為一N型金屬氧化物半導體晶體管。
17. 根據(jù)權(quán)利要求12所述的延遲電路，其特征在于，上述第一電容組與第二電容組中的電容是由晶體管實現(xiàn)。
18. 根據(jù)權(quán)利要求17所述的延遲電路，其特征在于，上述第 一電容組包括串接的多個P型金屬氧化物半導體晶體管，上述多個 P型金屬氧化物半導體晶體管的其中一個的基體是耦接至上述第 一端子，且上述多個P型金屬氧化物半導體晶體管的其中另一個的 柵極是耦接至上述第二端子。
19. 根據(jù)權(quán)利要求18所述的延遲電路，其特征在于，上述第 二電容組包括串接的多個N型金屬氧化物半導體晶體管，上述多個 N型金屬氧化物半導體晶體管的其中一個的基體是耦接至上述第 四端子，且上述多個N型金屬氧化物半導體晶體管的其中另 一個的 柵極是耦接至上述第三端子。
20. 根據(jù)權(quán)利要求13所述的延遲電路，其特征在于，上述第 二反相器包括一 第三晶體管以及一 第四晶體管。
21. 根據(jù)權(quán)利要求20所述的延遲電路，其特征在于，上述第 三晶體管具有一第三第一極，耦接至上述電壓源， 一第三第二極， 耦接至上述輸出端，以及一第三柵極，耦接至上述第二節(jié)點，且 上述第四晶體管具有一第四第一極，耦接至上述輸出端， 一第四 第二極，耦接至上述接地點，以及一第四柵極，耦接至上述第二節(jié)點。
22. 根據(jù)權(quán)利要求20所述的延遲電路，其特征在于，上述第 三晶體管是為一P型金屬氧化物半導體晶體管，且上述第四晶體管 是為一N型金屬氧化物半導體晶體管。
全文摘要
本發(fā)明提供一種延遲電路，包括第一反相器、電阻、第一電容以及第二電容。第一反相器具有輸入端以及第一節(jié)點，輸入端是用以接收輸入信號。電阻是耦接于第一節(jié)點與第二節(jié)點之間。第一電容是耦接于第二節(jié)點以及電壓源之間。第二電容是耦接于第二節(jié)點以及接地點之間。本發(fā)明所提供的延遲電路可以降低制程變動或是電壓等因素所引起的RC延遲的偏移量。
文檔編號H03K5/13GK101123426SQ20061010437
公開日2008年2月13日 申請日期2006年8月10日 優(yōu)先權(quán)日2006年8月10日
發(fā)明者沈文萬 申請人:普誠科技股份有限公司