專利名稱：雙采樣乘法數(shù)字模擬轉換電路及其應用的制作方法
技術領域：
本發(fā)明涉及數(shù)字信號處理技術領域，尤其涉及一種雙采樣乘法數(shù)字模擬轉換電路(Multiplying Digital to Analog Circuit, MDAC)，以及應用該 雙采樣MDAC電路的流水線模數(shù)轉換器(Analog to Digital Circuit, ADC)。
背景技術：
目前，隨著集成電路工藝技術的發(fā)展，數(shù)字集成電路的速度越來越高， 模數(shù)轉換器作為數(shù)字處理器和模擬世界的接口，它的性能，尤其是速度通 常是整個系統(tǒng)的瓶頸。高速模數(shù)轉換器中，流水線模數(shù)轉換器以其在速度、 精度和功耗方面特有的折中優(yōu)勢而被廣泛采用。如圖1所示，圖1為傳統(tǒng)的流水線ADC的結構示意圖。它由前端釆樣/保持(s/H)電路、若干個子級(STAGE1、 STAGE2、 ......、 STAGEk-l、FLASH)、延時同步寄存器陣列和數(shù)字糾錯模塊組成。在圖1中，除前端 S/H電路和最后一級的低位快閃式ADC(艮卩FLASH)外，其余各級(STAGE 1 、STAGE 2、...... 、 STAGE k-1 )均包含S/H電路、子數(shù)模轉換器(SubDAC)、子模數(shù)轉換器(SubADC)、減法器和余差放大器。如圖2所示，圖2為傳 統(tǒng)的流水線ADC結構中各子級的結構示意圖。在圖2中，phi和ph2是兩相不交疊時鐘，奇數(shù)級用phi來控制采樣， 偶數(shù)級和前端S/H電路用ph2來控制采樣，即相鄰兩級的控制時鐘相是相 反的。 一般將圖2所示子級中的S/H電路、子數(shù)模轉換器、減法器和余差 放大器合為MDAC。流水線ADC是在兩相不交疊時鐘控制下，使流水線ADC中的前端 S/H電路和各流水線子級在采樣相和放大相之間交替工作來完成轉換的。 輸入信號首先由前端S/H電路進行采樣，在保持階段，所保持的信號由 STAGE1中的子模數(shù)轉換器處理，產(chǎn)生Bl+rl位數(shù)字碼，該數(shù)字碼被送入 延時同步寄存器陣列的同時送入STAGE1中的子數(shù)模轉換器重新轉換為模擬信號，并在減法器中與原始的輸入信號相減，相減的結果被稱為余差，這個余差信號在余差放大器中乘以2"，再被送入STAGE2進行處理，該 過程重復一直到STAGE k-l級，最后一級僅進行模數(shù)轉換，產(chǎn)生Bk位數(shù) 字碼送入延時同步寄存器陣列，不進行余差放大。各級所產(chǎn)生的數(shù)字碼經(jīng) 過延時同步寄存器陣列進行延時對準，然后經(jīng)數(shù)字糾錯模塊進行糾錯處理 后輸出最終的數(shù)字碼。可以看到，在傳統(tǒng)流水線模數(shù)轉換器中，MDAC電路在時鐘的一相進 行采樣，另一樣進行余差放大。而雙采樣MDAC電路是在兩相不交疊時 鐘的兩個相都輸出有效保持電壓，在應用同樣的運放和大小相等的電容的 前提下，速度可以達到傳統(tǒng)MDAC電路的兩倍。傳統(tǒng)雙采樣MDAC電路 如圖3所示，phl和ph2時兩相不交疊時鐘，phle和ph2e表示下降沿分 別比phl和ph2稍微提前。在phl相，差分輸入信號被采樣到Cs2、 Cf2 和Cs3、 Cfi上；同時，運放與電容Csl、 Cfl和Cs4、 Cf4對上一相的電 壓進行余差放大，產(chǎn)生phl相的輸出電壓。在ph2相，差分輸入信號被采樣 到Csl、 Cfl和Cs4、 Cf4上；同時，運放與電容Cs2、 Cf2輸出和Cs3、 Cf3對上一相的電壓進行余差放大,產(chǎn)生ph2相的輸出電壓。運放在phl相 和ph2相都輸出有效電壓，所以可以達到兩倍的速度。但是，雙采樣MDAC電路在兩個相用不同的電容進行余差放大，而 電容之間存在不匹配，且電容之間的不匹配程度也不相同，所以在不交疊 時鐘的兩相，MDAC的輸出與上一相的輸入的關系不相同。也就是說，即 使MDAC的輸入電壓為常數(shù)，兩個相的輸出電壓也會不相等，這樣，在 不交疊時鐘的兩相引入不同的增益誤差(gainerror)，影響了流水線ADC 的精度。要減小不同增益誤差引起的精度下降，需要增加電容的匹配度。 而通過增加采樣電容和反饋電容的值來增加電容的匹配度(運放不變)則 降低了MDAC的速度，使得MDAC只能工作在相對較低的頻率下。傳統(tǒng) 雙采樣MDAC電路在速度和精度之間的折中比較困難。發(fā)明內容(一)要解決的技術問題 有鑒于此，本發(fā)明的一個目的在于提供一種雙采樣MDAC電路，以實現(xiàn)對傳統(tǒng)雙采樣MDAC電路的改進，在與傳統(tǒng)雙采樣MDAC電路具有 相同精度的同時采用電容值較小的采樣電容和反饋電容，提高MDAC電 路的速度。本發(fā)明的另一個目的在于提供一種流水線模數(shù)轉換器，以將上述雙采 樣MDAC電路應用到流水線模數(shù)轉換器中。(二)技術方案為達到上述一個目的，本發(fā)明提供了一種雙采樣乘法數(shù)字模擬轉換電 路，該電路包括運放(1)、第一差分開關電容單元(2)、第二差分幵關電 容單元(3)和第三差分開關電容單元(4);其中，運放(1)和第一差分開關電容單元(2)構成第一組開關電容電路單 元，用于實現(xiàn)phl相的采樣和ph2相的余差放大；運放(1)、第二差分開關電容單元(3)和第三差分開關電容單元(4) 構成第二組開關電容電路單元，用于實現(xiàn)ph2相的采樣和phl相的余差放 大；第一組開關電容電路單元和第二組開關電容電路單元交替工作，第一 差分開關電容單元(2)和第三差分開關電容單元(4)分別包括一采樣電 容和一反饋電容，第二差分開關電容單元(3)包括兩個采樣電容和兩個 反饋電容，所述采樣電容和反饋電容分別采用容值相等的兩個電容串聯(lián)構 成。上述方案中，該電路在實現(xiàn)phl相和ph2相的余差放大后，且在該電 路采用的時鐘的時序不交疊時，所述采樣電容和反饋電容中串聯(lián)在一起的 電容的底極板被復位到共模電平。上述方案中，在phl相，所有phl控制的開關閉合；當phle為高電 平時，第一差分開關電容單元(2)中的第二采集電容Cs2和第二反饋電 容Cf2的上極板接共模，底極板接第一差分輸入端inl,第三反饋電容Cf3 和第三采集電容Cs3的上極板接共模，底極板接第二差分輸入端in2，第 一差分輸入端inl和第二差分輸入端in2分別被采樣到Cs2、 Cf2和Cf3、 Cs3上，在phle的下降沿采樣結束；在phl相，第二差分開關電容單元(3)中的第一反饋電容Cfl的底極板接第一差分輸出端outl，上極板接運放的第一差分輸入端opinl;第 三差分開關電容單元(4)中的第四反饋電容Cf4的底極板接第二差分輸 出端out2，上極板接運放的第二差分輸入端opin2;第二差分開關電容單 元(3)中的第一采集電容Csl的底極板接本級子數(shù)模轉換器的輸出端， 上極板接運放的第一差分輸入端叩inl;第三差分開關電容單元(4)中的 第四采集電容Cs4的底極板接本級子數(shù)模轉換器的輸出端，上極板接運放 的第二差分輸入端opin2，實現(xiàn)對上一相采樣電壓的余差放大；在phl相結束以后，ph2相開始以前，當rsl為高電平時，在phl相 進行余差放大的所有串連電容的底極板接到共模電平。上述方案中，在ph2相，所有ph2控制的開關閉合，當ph2e為高電 平時，Csl和Cfl的上極板接共模，底極板接inl， Cf4和Cs4的上極板接 共模，底極板接in2， inl禾口in2分別被采樣到Csl、 Cfl禾B Cf4、 Cs4上， 在ph2e的下降沿采樣結束；在ph2相，Cf2、 Cf3的底極板分別接outl和out2，上極板分別接運 放的差分輸入端opinl和叩in2， Cs2、 Cs3的底極板分別接本級子數(shù)模轉 換器的輸出端，上極板分別接運放的差分輸入端opinl和opin2，實現(xiàn)對上一相采樣電壓的余差放大；在ph2相結束以后，phl相開始以前，當rs2為高電平時，在ph2相進行余差放大的所有串連電容的底極板接到共模電平。為達到上述另一個目的，本發(fā)明提供了一種應用雙采樣乘法數(shù)字模擬 轉換電路的流水線模數(shù)轉換器，該流水線模數(shù)轉換器包括前端雙采樣/保持電路，用于對接收自模數(shù)轉換器ADC輸入端的Vin 信號進行采樣和保持，將得到的輸出給流水子級中的第一級；流水子級，用于對接收自前端雙采樣/保持電路的模擬信號分級進行模 數(shù)轉換和余差放大，將得到的數(shù)字輸出給延時同步寄存器陣列，模擬輸出 給下一級流水子級；延時同步寄存器陣列，用于對接收自各流水子級的數(shù)字信號進行延時 對準，將得到的數(shù)字輸出給數(shù)字糾錯模塊；數(shù)字糾錯模塊，用于對接收自延時同步寄存器陣列的數(shù)字信號進行移 位相加，得到ADC的數(shù)字輸出。上述方案中，所述前端雙采樣/保持電路，在不交疊時鐘的兩個相都進行采樣，并對第一流水子級STAGE1輸出有效保持電壓；所述流水子級的個數(shù)為9個，分別為STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE 8禾卩FLASH;其中， STAGEl 、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7 和STAGE 8均包含一個子模數(shù)轉換器和一個MDAC電路，每級輸出2位， 1位有效，冗余位用來進行數(shù)字糾錯；STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7和STAGE 8中的MDAC電路為 雙采樣MDAC電路，在不交疊時鐘的每一相都進行采樣，并對下一級流 水子級輸出有效余差放大電壓；最后一級FLASH是2比特flash結構的 ADC，輸出2位有效。上述方案中，輸入信號首先由前端雙采樣/保持電路進行采樣，在兩相 不交疊時鐘的每一相，所保持的信號由STAGE1中的子模數(shù)轉換器處理， 在兩相不交疊時鐘的每一相產(chǎn)生2位數(shù)字碼，該數(shù)字碼被送入延時同步寄 存器序列的同時送入STAGE1的MDAC電路產(chǎn)生放大的余差信號送入 STAGE2進行處理，該過程重復一直到第8級，最后一級僅進行模數(shù)轉換， 產(chǎn)生2位數(shù)字碼送入延時同步寄存器序列，不進行余差放大；各級所產(chǎn)生 的所有18位數(shù)字碼經(jīng)過延時同步寄存器序列進行延時對準，然后經(jīng)數(shù)字 糾錯模塊進行處理輸出最終的IO位數(shù)字碼。(三)有益效果 從上述技術方案可以看出，本發(fā)明具有以下有益效果-1、 利用本發(fā)明，由于采用容值相等的電容串連構成采樣電容和反饋 電容，則采樣電容和反饋電容的匹配度高于單個串連電容的匹配度，而電 容值小于單個串連電容，從而在與傳統(tǒng)MDAC電路具有相同精度的情況 下，提高了MDAC電路的速度。2、 利用本發(fā)明，由于本級的采樣電容和反饋電容作為上一級MDAC 電路(或采樣保持電路)的負載電容，在余差放大相存儲的電荷會影響上 一級MDAC電路(或采樣保持電路)的建立，所以在余差放大相完成以 后的時鐘不交疊部分將所有串連電容的底極板復位到共模電平會提高上一級MDAC的建立速度。


圖1為傳統(tǒng)的流水線ADC的結構示意圖；圖2為傳統(tǒng)的流水線ADC結構中各子級的結構示意圖；圖3為傳統(tǒng)的雙采樣MDAC電路的結構示意圖；圖4為本發(fā)明提供的雙采樣MDAC電路的結構示意圖；圖5為本發(fā)明提供的控制雙采樣MDAC電路的時鐘時序圖；圖6為本發(fā)明提供的流水線ADC的結構示意圖。
具體實施方式
為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚明白，以下結合具體實 施例，并參照附圖，以每級輸出2比特1比特有效的MDAC電路為例， 對本發(fā)明進一步詳細說明。如圖4所示，圖4為本發(fā)明提供的雙采樣MDAC電路的結構示意圖。 所用的時鐘的時序關系示意圖如圖5。該雙采樣MDAC電路對輸入差分信 號inl和in2進行采樣和余差放大，將得到的差分信號outl和out2輸出給 下一級MDAC。該雙采樣MDAC電路包括運放(1)、第一差分開關電容單元(2)、 第二差分開關電容單元(3)和第三差分開關電容單元(4)。其中，運放 (1)和第一差分開關電容單元(2)構成第一組開關電容電路單元，用于 實現(xiàn)phl相的采樣和ph2相的余差放大；運放(1)、第二差分開關電容單 元(3)和第三差分開關電容單元(4)構成第二組開關電容電路單元，用 于實現(xiàn)ph2相的采樣和phi相的余差放大；第一組開關電容電路單元和第 二組開關電容電路單元交替工作，第一差分開關電容單元(2)和第三差 分開關電容單元(4)分別包括一采樣電容和一反饋電容，第二差分開關 電容單元(3)包括兩個采樣電容和兩個反饋電容，所述采樣電容和反饋 電容分別采用容值相等的兩個電容串聯(lián)構成。該雙采樣MDAC電路在實現(xiàn)phi相和ph2相的余差放大后，且在該 電路采用的時鐘的時序不交疊時，所述采樣電容和反饋電容中串聯(lián)在一起的電容的底極板被復位到共模電平。為敘述方便，將Csll和Csl2串連組成的電容稱為Csl， Csl的底極 板為Csll的底極板，Csl的上極板為Csl2的上極板，當Csll和Csl2相 等時，Csl的電容值為Csll電容值的一半；將Cfll和Cfl2串連組成的電 容稱為Cfl， Cfl的底極板為Cfll的底極板，Cfl的上極板為Cfl2的上極 板；將Cs21和Cs22串連組成的電容稱為Cs2， Cs2的底極板為Cs21的底 極板，Cs2的上極板為Cs22的上極板；將Cf21和Cf22串連組成的電容 稱為Cf2， Cf2的底極板為Cf21的底極板，Cf2的上極板為Cf22的上極板； 將Cs31和Cs32串連組成的電容稱為Cs3，Cs3的底極板為Cs31的底極板， Cs3的上極板為Cs32的上極板；將Cfil和Cfi2串連組成的電容稱為Cf3， Cf3的底極板為Cf31的底極板，Cf3的上極板為Cf32的上極板；將Cs41 和Cs42串連組成的電容稱為Cs4， Cs4的底極板為Cs41的底極板，Cs4 的上極板為Cs42的上極板；將Cf41和Cf42串連組成的電容稱為Cf4， Cf4的底極板為Cf41的底極板，Cf4的上極板為Cf42的上極板。在phl相，所有phl控制的開關閉合；當phle為高電平時，第一差 分開關電容單元(2)中的第二采集電容Cs2和第二反饋電容Cf2的上極 板接共模，底極板接第一差分輸入端inl，第三反饋電容Cf3和第三采集 電容Cs3的上極板接共模，底極板接第二差分輸入端in2，第一差分輸入 端inl和第二差分輸入端in2分別被采樣到Cs2、 Cf2和Cf3、 Cs3上，在 phle的下降沿采樣結束。在phl相，第二差分開關電容單元(3)中的第一反饋電容Cfl的底 極板接第一差分輸出端outl，上極板接運放的第一差分輸入端opinl;第 三差分開關電容單元(4)中的第四反饋電容Cf4的底極板接第二差分輸 出端out2，上極板接運放的第二差分輸入端opin2;第二差分開關電容單 元(3)中的第一采集電容Csl的底極板接本級子數(shù)模轉換器的輸出端， 上極板分別接運放的第一差分輸入端opinl;第三差分開關電容單元(4) 中的第四采集電容Cs4的底極板接本級子數(shù)模轉換器的輸出端，上極板接 運放的第二差分輸入端叩in2，實現(xiàn)對上一相采樣電壓的余差放大。在phl相結束以后，ph2相開始以前，當rsl為高電平時，在phl相 進行余差放大的所有串連電容的底極板接到共模電平，即Cfll、 Cfl2、Csll、 Csl2、 Cs41、 Cs42、 Cf41、 Cf42的底極板接共模電平，而Cfl2、 Csl2、 Cs42、 Cf42的上極板一直處于共模電平附近。這樣，在這些電容 進行采樣之前將電荷泄放掉，使得在下一相(ph2)相進行采樣時作為上 一級MDAC (或采樣保持電路)的負載電容，從共模開始建立，提高了上 一級MDAC (或采樣保持電路)的建立速度。在ph2相，所有ph2控制的開關閉合，當ph2e為高電平時，Csl和 Cfl的上極板接共模，底極板接inl， Cf4和Cs4的上極板接共模，底極板 接in2， inl和in2分別被采樣到Csl、 Cfl和Cf4、 Cs4上，在ph2e的下 降沿采樣結束。在ph2相，Cf2、 Cf3的底極板分別接outl和out2，上極板分別接運 放的差分輸入端叩inl和opin2， Cs2、 Cs3的底極板分別接本級子數(shù)模轉 換器的輸出端，上極板分別接運放的差分輸入端opinl和opin2，實現(xiàn)對上 一相采樣電壓的余差放大。在ph2相結束以后，phl相開始以前，當rs2為高電平時，在ph2相 進行余差放大的所有串連電容的底極板接到共模電平，即Cf21、 Cf22、 Cs21、 Cs22、 Cs31、 Cs32、 Cf31、 Cf32的底極板接共模電平，而Cf22、 Cs22、 Cs32、 Cfi2的上極板一直處于共模電平附近。這樣，在這些電容 進行采樣之前將電荷泄放掉，使得在下一相(phl)相進行采樣時作為上 一級MDAC (或采樣保持電路)的負載電容，從共模開始建立，提高了上 一級MDAC (或采樣保持電路)的建立速度?；谏鲜霰景l(fā)明提供的雙采樣MDAC電路，本發(fā)明還提供了一種應 用雙采樣MDAC電路的流水線ADC，該流水線ADC包括前端雙采樣/保 持電路、流水子級、延時同步寄存器陣列和數(shù)字糾錯模塊。其中，前端雙采樣/保持電路用于對接收自ADC輸入端的ViJ言號進 行采樣和保持，將得到的輸出給流水子級中的第一級。流水子級用于對接 收自前端雙采樣/保持電路的模擬信號分級進行模數(shù)轉換和余差放大，將得 到的數(shù)字輸出給延時同步寄存器陣列，模擬輸出給下一級流水子級。延時 同步寄存器陣列用于對接收自各流水子級的數(shù)字信號進行延時對準，將得 到的數(shù)字輸出給數(shù)字糾錯模塊。數(shù)字糾錯模塊用于對接收自延時同步寄存器陣列的數(shù)字信號進行移位相加，得到ADC的數(shù)字輸出。如圖6所示，圖6為本發(fā)明提供的應用新型雙采樣MDAC電路的流 水線ADC的結構示意圖。該流水線ADC是一個10位流水線ADC，由前 端S/H電路、9個流水子級(即STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE 8和FLASH)、延時同步寄存器陣 列和數(shù)字糾錯模塊組成。在圖6中，phi和ph2表示兩相不交疊時鐘。采樣保持電路(S/H)為 一個雙采樣采樣保持電路，在不交疊時鐘的兩個相都進行采樣，并對 STAGE1輸出有效保持電壓。STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7和STAGE 8均包含一個子模數(shù)轉換器和一 個MDAC電路，每級輸出2位，1位有效，冗余位用來進行數(shù)字糾錯。 STAGE 1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7 和STAGE 8中的MDAC電路為本發(fā)明提出的新型雙采樣MDAC電路， 在不交疊時鐘的每一相都進行采樣，并對下一級流水子級輸出有效余差放 大電壓。最后一級(FLASH)是2比特flash結構的ADC，輸出2位有效。輸入信號首先由S/H電路進行采樣，在兩相不交疊時鐘的每一相，所 保持的信號由STAGE1中的子模數(shù)轉換器處理，在兩相不交疊時鐘的每一 相產(chǎn)生2位數(shù)字碼，該數(shù)字碼被送入延時同步寄存器序列的同時送入 STAGE1的MDAC電路產(chǎn)生放大的余差信號送入STAGE2進行處理，該 過程重復一直到第8級，最后一級僅進行模數(shù)轉換，產(chǎn)生2位數(shù)字碼送入 延時同步寄存器序列，不進行余差放大。各級所產(chǎn)生的所有18位數(shù)字碼 經(jīng)過延時同步寄存器序列進行延時對準，然后經(jīng)數(shù)字糾錯模塊進行處理輸 出最終的IO位數(shù)字碼。以上所述的具體實施例，對本發(fā)明的目的、技術方案和有益效果進行 了進一步詳細說明，所應理解的是，以上所述僅為本發(fā)明的具體實施例而 已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內，所做的任何修 改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內。
權利要求
1. 一種雙采樣乘法數(shù)字模擬轉換電路，特征在于，該電路包括運放(1)、第一差分開關電容單元(2)、第二差分開關電容單元(3)和第三差分開關電容單元(4)；其中，運放(1)和第一差分開關電容單元(2)構成第一組開關電容電路單元，用于實現(xiàn)ph1相的采樣和ph2相的余差放大；運放(1)、第二差分開關電容單元(3)和第三差分開關電容單元(4)構成第二組開關電容電路單元，用于實現(xiàn)ph2相的采樣和ph1相的余差放大；第一組開關電容電路單元和第二組開關電容電路單元交替工作，第一差分開關電容單元(2)和第三差分開關電容單元(4)分別包括一采樣電容和一反饋電容，第二差分開關電容單元(3)包括兩個采樣電容和兩個反饋電容，所述采樣電容和反饋電容分別采用容值相等的兩個電容串聯(lián)構成。
2、 根據(jù)權利要求1所述的雙采樣乘法數(shù)字模擬轉換電路，其特征在 于，該電路在實現(xiàn)phl相和ph2相的余差放大后，且在該電路采用的時鐘 的時序不交疊時，所述采樣電容和反饋電容中串聯(lián)在一起的電容的底極板 被復位到共模電平。
3、 根據(jù)權利要求1所述的雙采樣乘法數(shù)字模擬轉換電路，其特征在于，在phl相，所有phl控制的開關閉合；當phle為高電平時，第一差 分開關電容單元(2)中的第二采集電容Cs2和第二反饋電容Cf2的上極 板接共模，底極板接第一差分輸入端inl，第三反饋電容Cf3和第三采集 電容Cs3的上極板接共模，底極板接第二差分輸入端in2，第一差分輸入 端inl和第二差分輸入端in2分別被采樣到Cs2、 Cf2和Cfi、 Cs3上，在 phle的下降沿采樣結束；在phl相，第二差分開關電容單元(3)中的第一反饋電容Cfl的底 極板接第一差分輸出端outl，上極板接運放的第一差分輸入端opinl;第 三差分開關電容單元(4)中的第四反饋電容Cf4的底極板接第二差分輸出端out2，上極板接運放的第二差分輸入端opin2;第二差分開關電容單 元(3)中的第一采集電容Csl的底極板接本級子數(shù)模轉換器的輸出端， 上極板接運放的第一差分輸入端opinl;第三差分開關電容單元(4)中的 第四采集電容Cs4的底極板接本級子數(shù)模轉換器的輸出端，上極板接運放 的第二差分輸入端opin2，實現(xiàn)對上一相采樣電壓的余差放大；在phl相結束以后，ph2相開始以前，當rsl為高電平時，在phl相 進行余差放大的所有串連電容的底極板接到共模電平。
4、 根據(jù)權利要求1所述的雙采樣乘法數(shù)字模擬轉換電路，其特征在于，在ph2相，所有ph2控制的開關閉合，當ph2e為高電平時，Csl和 Cfl的上極板接共模，底極板接inl， Cf4和Cs4的上極板接共模，底極板 接in2, inl和in2分別被采樣到Csl、 Cfl和Cf4、 Cs4上，在ph2e的下降沿采樣結束；在ph2相，Cf2、 Cf3的底極板分別接outl和out2，上極板分別接運 放的差分輸入端opinl和opin2， Cs2、 Cs3的底極板分別接本級子數(shù)模轉 換器的輸出端，上極板分別接運放的差分輸入端opinl和opin2，實現(xiàn)對上 一相采樣電壓的余差放大；在ph2相結束以后，phl相開始以前，當rs2為高電平時，在ph2相進行余差放大的所有串連電容的底極板接到共模電平。
5、 一種應用雙采樣乘法數(shù)字模擬轉換電路的流水線模數(shù)轉換器，其 特征在于，該流水線模數(shù)轉換器包括前端雙采樣/保持電路，用于對接收自模數(shù)轉換器ADC輸入端的Vin 信號進行釆樣和保持，將得到的輸出給流水子級中的第一級；流水子級，用于對接收自前端雙采樣/保持電路的模擬信號分級進行模 數(shù)轉換和余差放大，將得到的數(shù)字輸出給延時同步寄存器陣列，模擬輸出 給下一級流水子級；延時同步寄存器陣列，用于對接收自各流水子級的數(shù)字信號進行延時 對準，將得到的數(shù)字輸出給數(shù)字糾錯模塊；數(shù)字糾錯模塊，用于對接收自延時同步寄存器陣列的數(shù)字信號進行移 位相加，得到ADC的數(shù)字輸出。
6、 根據(jù)權利要求5所述的應用雙采樣乘法數(shù)字模擬轉換電路的流水線模數(shù)轉換器，其特征在于，所述前端雙采樣/保持電路，在不交疊時鐘的兩個相都進行采樣，并對第一流水子級STAGE1輸出有效保持電壓；所述流水子級的個數(shù)為9個，分別為STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE 8禾卩FLASH;其中， STAGEl 、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7 和STAGE 8均包含一個子模數(shù)轉換器和一個MDAC電路，每級輸出2位， 1位有效，冗余位用來進行數(shù)字糾錯；STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7和STAGE 8中的MDAC電路為 雙采樣MDAC電路，在不交疊時鐘的每一相都進行采樣，并對下一級流 水子級輸出有效余差放大電壓；最后一級FLASH是2比特flash結構的 ADC，輸出2位有效。
7、 根據(jù)權利要求6所述的應用雙采樣乘法數(shù)字模擬轉換電路的流水 線模數(shù)轉換器，其特征在于，輸入信號首先由前端雙采樣/保持電路進行采樣，在兩相不交疊時鐘的 每一相，所保持的信號由STAGE1中的子模數(shù)轉換器處理，在兩相不交疊 時鐘的每一相產(chǎn)生2位數(shù)字碼，該數(shù)字碼被送入延時同步寄存器序列的同 時送入STAGE1的MDAC電路產(chǎn)生放大的余差信號送入STAGE2進行處 理，該過程重復一直到第8級，最后一級僅進行模數(shù)轉換，產(chǎn)生2位數(shù)字 碼送入延時同步寄存器序列，不進行余差放大；各級所產(chǎn)生的所有18位 數(shù)字碼經(jīng)過延時同步寄存器序列進行延時對準，然后經(jīng)數(shù)字糾錯模塊進行 處理輸出最終的IO位數(shù)字碼。
全文摘要
本發(fā)明公開了一種雙采樣乘法數(shù)字模擬轉換電路，包括運放、第一差分開關電容單元、第二差分開關電容單元和第三差分開關電容單元；運放和第一差分開關電容單元構成第一組開關電容電路單元，用于實現(xiàn)ph1相的采樣和ph2相的余差放大；運放、第二差分開關電容單元和第三差分開關電容單元構成第二組開關電容電路單元，用于實現(xiàn)ph2相的采樣和ph1相的余差放大；第一組開關電容電路單元和第二組開關電容電路單元交替工作，第一差分開關電容單元和第三差分開關電容單元分別包括一采樣電容和一反饋電容，第二差分開關電容單元包括兩個采樣電容和兩個反饋電容，所述采樣電容和反饋電容分別采用容值相等的兩個電容串聯(lián)構成。利用本發(fā)明，提高了MDAC電路的速度。
文檔編號H03M1/38GK101282119SQ200710065178
公開日2008年10月8日 申請日期2007年4月5日 優(yōu)先權日2007年4月5日
發(fā)明者周玉梅, 鄭曉燕 申請人:中國科學院微電子研究所