專利名稱：一種乘法數(shù)字模擬轉(zhuǎn)換電路及其應(yīng)用的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字信號(hào)處理技術(shù)領(lǐng)域，尤其涉及一種四相時(shí)鐘控制的運(yùn)放共享的乘法數(shù)字模擬轉(zhuǎn)換電路(Multiplying Digital to Analog Circuit, MDAC)，以及應(yīng)用該MDAC電路的流水線模數(shù)轉(zhuǎn)換器(Analog to Digital Circuit, ADC)。
背景技術(shù)：
目前，隨著數(shù)字信號(hào)處理技術(shù)在通信領(lǐng)域的廣泛應(yīng)用，高速調(diào)制解調(diào) 器、寬帶有線與無(wú)線通訊系統(tǒng)對(duì)中等精度、高速模數(shù)轉(zhuǎn)換器的需求越來(lái)越 大。在各種結(jié)構(gòu)的ADC中，流水線ADC以其在速度、功耗和面積方面特 有的折中優(yōu)勢(shì)而被廣泛采用。如圖1所示，圖1為傳統(tǒng)的流水線ADC的結(jié)構(gòu)示意圖。它由前端采樣/保持(s/H)電路、若干個(gè)子級(jí)(STAGE1、 STAGE2、 ......、 STAGEk-l、FLASH)、延時(shí)同步寄存器陣列和數(shù)字糾錯(cuò)模塊組成。在圖1中，除前端 S/H電路和最后一級(jí)的低位快閃式ADC(即FLASH)外，其余各級(jí)(STAGE1 、 STAGE 2.......、 STAGE k-1 )均包含S/H電路、子數(shù)模轉(zhuǎn)換器(SubDAC)、子模數(shù)轉(zhuǎn)換器(SubADC)、減法器和余差放大器。如圖2所示，圖2為傳 統(tǒng)的流水線ADC結(jié)構(gòu)中各子級(jí)的結(jié)構(gòu)示意圖。在圖2中，phi和ph2是兩相不交疊時(shí)鐘，奇數(shù)級(jí)用phi來(lái)控制采樣， 偶數(shù)級(jí)和前端S/H電路用ph2來(lái)控制采樣，即相鄰兩級(jí)的控制時(shí)鐘相是相 反的。 一般將圖2所示子級(jí)中的S/H電路、子數(shù)模轉(zhuǎn)換器、減法器和余差 放大器合為MDAC。流水線ADC是在兩相不交疊時(shí)鐘控制下，使流水線ADC中的前端 S/H電路和各流水線子級(jí)在采樣相和放大相之間交替工作來(lái)完成轉(zhuǎn)換的。 輸入信號(hào)首先由前端S/H電路進(jìn)行采樣，在保持階段，所保持的信號(hào)由 STAGE1中的子模數(shù)轉(zhuǎn)換器處理，產(chǎn)生B，+n位數(shù)字碼，該數(shù)字碼被送入延時(shí)同步寄存器陣列的同時(shí)送入STAGE1中的子數(shù)模轉(zhuǎn)換器重新轉(zhuǎn)換為 模擬信號(hào)，并在減法器中與原始的輸入信號(hào)相減，相減的結(jié)果被稱為余差， 這個(gè)余差信號(hào)在余差放大器中乘以2d，再被送入STAGE2進(jìn)行處理，該 過(guò)程重復(fù)一直到STAGE k-l級(jí)，最后一級(jí)僅進(jìn)行模數(shù)轉(zhuǎn)換，產(chǎn)生Bk位數(shù) 字碼送入延時(shí)同步寄存器陣列，不進(jìn)行余差放大。各級(jí)所產(chǎn)生的數(shù)字碼經(jīng) 過(guò)延時(shí)同步寄存器陣列進(jìn)行延時(shí)對(duì)準(zhǔn)，然后經(jīng)數(shù)字糾錯(cuò)模塊進(jìn)行糾錯(cuò)處理 后輸出最終的數(shù)字碼。高速高精度流水線ADC需要高速高精度的余差放大器，這對(duì)進(jìn)行余 差放大的運(yùn)放提出了較高的要求，而對(duì)運(yùn)放的精度和速度要求越高，運(yùn)放 的功耗越大，因此在運(yùn)放功耗一定的條件下，減少運(yùn)算放大器的個(gè)數(shù)對(duì)于 減小整個(gè)ADC的功耗是非常有效的。圖3為傳統(tǒng)的運(yùn)放共享MDAC電路的結(jié)構(gòu)示意圖，包括第一級(jí)MDAC 和第二級(jí)MDAC。在圖3中，時(shí)鐘信號(hào)phle和ph2e表示分別比phl和 ph2下降沿稍微提前。Csl和Cs2為第一級(jí)MDAC的采樣電容，Cfl和CG 為第一級(jí)MDAC的反饋電容；Cs3和Cs3為第二級(jí)MDAC的采樣電容， Cf3和Cf4為第二級(jí)MDAC的反饋電容。在phl相，第一級(jí)MDAC進(jìn)行 采樣，Csl、 Cfl的上極板接共模，底極板接輸入信號(hào)inl， Cs2、 Cf2的上 極板接共模，底極板接輸入信號(hào)in2;同時(shí)，第二級(jí)MDAC在進(jìn)行余差放 大，Cs3和Cs4的上極板接運(yùn)放差分輸入端，底極板接第二級(jí)子數(shù)模轉(zhuǎn)換 器(DAC)的輸出，Cf3和Cf4的上極板接運(yùn)放差分輸入端，底極板接差 分輸出outl和out2。在ph2相，第一級(jí)MDAC進(jìn)行余差放大，Csl、 Cfl 的上極板接運(yùn)放差分輸入端，底極板接第一級(jí)子數(shù)模轉(zhuǎn)換器(DAC)的輸 出，Cs2、 Cf2的接運(yùn)放差分輸入端，底極板接差分輸出outl和out2;同 時(shí)，第二級(jí)MDAC進(jìn)行采樣，Cs3和Cf3的上極板接共模，底極板接第一 級(jí)MDAC的輸出outl ， Cs4和Cf4的上極板接共模，底極板接第一級(jí)MDAC 的輸出out2?？梢钥吹剑谝患?jí)MDAC進(jìn)行余差放大時(shí)，第二級(jí)MDAC的采樣電 容和反饋電容是第一級(jí)MDAC的負(fù)載，同理，第三級(jí)MDAC的采樣電容 和反饋電容是第二級(jí)MDAC的負(fù)載。由于精度要求的不同，電容可以逐 級(jí)進(jìn)行遞減。第二級(jí)MDAC的采樣電容和反饋電容要比第一級(jí)的采樣電容和反饋電容小，而第二級(jí)MDAC的負(fù)載也比第一級(jí)MDAC的負(fù)載小。 在運(yùn)放共用電路中，兩級(jí)MDAC電路用同一個(gè)運(yùn)放，由于第一級(jí)MDAC 的反饋電容和負(fù)載電容較大，所以共用的運(yùn)放必須要滿足第一級(jí)MDAC 的建立，這樣，在第二級(jí)MDAC進(jìn)行建立時(shí)，運(yùn)放的裕度比較大，功耗 會(huì)有一定的浪費(fèi)。要降低運(yùn)放的功耗，必須降低第一級(jí)MDAC對(duì)運(yùn)放的 要求。另外，運(yùn)放的失調(diào)電壓會(huì)在輸出端形成一個(gè)直流偏移，使得后面的流 水子級(jí)處理的電壓與理想電壓之間存在一個(gè)直流偏差，影響了流水線ADC 的精度。發(fā)明內(nèi)容(一) 要解決的技術(shù)問(wèn)題有鑒于此，本發(fā)明的一個(gè)目的在于提供一種四相時(shí)鐘控制的運(yùn)放共享 的MDAC電路，以減小第一級(jí)MDAC的負(fù)載電容，降低運(yùn)放的功耗，從 而降低MDAC電路的功耗，并同時(shí)消去運(yùn)放的失調(diào)電壓對(duì)第二級(jí)MDAC 輸出的影響。本發(fā)明的另一個(gè)目的在于提供一種低功耗流水線模數(shù)轉(zhuǎn)換器，以將上 述四相時(shí)鐘控制的運(yùn)放共享的MDAC電路應(yīng)用到流水線模數(shù)轉(zhuǎn)換器。(二) 技術(shù)方案為達(dá)到上述一個(gè)目的，本發(fā)明提供了一種乘法數(shù)字模擬轉(zhuǎn)換電路，該 電路由四相時(shí)鐘進(jìn)行控制，包括運(yùn)放(1)、第一開(kāi)關(guān)電容單元(2)、第二 開(kāi)關(guān)電容單元(3)、第三開(kāi)關(guān)電容單元(4)、第四開(kāi)關(guān)電容單元(5)和 第五開(kāi)關(guān)電容單元(6)，其中，運(yùn)放(1)、第一開(kāi)關(guān)電容單元(2)、第二開(kāi)關(guān)電容單元(3)、第三開(kāi) 關(guān)電容單元(4)、第四開(kāi)關(guān)電容單元(5)和第五開(kāi)關(guān)電容單元(6)構(gòu)成 第一級(jí)乘法數(shù)字模擬轉(zhuǎn)換電路MDAC，用于對(duì)接收自外部的差分信號(hào)in_l 和in—2進(jìn)行余差放大，將得到的差分信號(hào)out一l和out—2輸出給第二級(jí) MDAC;運(yùn)放(1)、第二開(kāi)關(guān)電容單元(3)、第三開(kāi)關(guān)電容單元(4)、第四開(kāi)關(guān)電容單元(5)和第五開(kāi)關(guān)電容單元(6)構(gòu)成第二級(jí)MDAC，用于對(duì)接 收自第一級(jí)MDAC的差分信號(hào)out—1和out_2進(jìn)行余差放大，并在另外兩 個(gè)時(shí)鐘相將得到的差分信號(hào)在同一對(duì)差分節(jié)點(diǎn)outl和out2輸出。上述方案中，所述四相時(shí)鐘依次為phl、 ph2、 ph3和ph4，在phl相 和ph3相，所述第一級(jí)MDAC進(jìn)行采樣，所述第二級(jí)MDAC進(jìn)行余差放 大；在ph2相和ph4相，所述第一級(jí)MDAC進(jìn)行余差放大，所述第二級(jí) MDAC進(jìn)行采樣；第二級(jí)MDAC的采樣電容和反饋電容在第一級(jí)MDAC 進(jìn)行余差放大時(shí)上極板所接的運(yùn)放輸入端與第二級(jí)進(jìn)行余差放大時(shí)上極 板所接的運(yùn)放輸入端相反。上述方案中，在phl相，第一級(jí)MDAC進(jìn)行采樣，第一開(kāi)關(guān)電容單 元中的第一電容Cl、第二開(kāi)關(guān)電容單元中的第三電容C3和第五電容C5 的上極板接共模，底極板接輸入端inl，第一開(kāi)關(guān)電容單元中的第二電容 C2、第三幵關(guān)電容單元中的第四電容C4和第六電容C6的上極板接共模， 底極板接輸入端in2;第二級(jí)MDAC進(jìn)行余差放大，第四開(kāi)關(guān)電容單元中 的第七電容C7和第九電容C9的上極板接運(yùn)放的輸入端叩il，第五開(kāi)關(guān) 電容單元中的第八電容C8和第十電容C10的上極板接運(yùn)放的輸入端opi2， 與ph4相相反；C9的底極板接運(yùn)放的輸出outl， C10的底極板接運(yùn)放的 輸出ont2，與ph4相相反，C7和C8的底極板分別接第二級(jí)子數(shù)模轉(zhuǎn)換器 DAC的差分輸出。上述方案中，在ph2相，第一級(jí)MDAC進(jìn)行余差放大，C1和C2的 上極板分別接運(yùn)放的差分輸入端，底極板分別接第一級(jí)子DAC的輸出； C3和C5并聯(lián)作為第一級(jí)運(yùn)放的反饋電容，上極板接運(yùn)放的輸入端opi2， 底極板接運(yùn)放的輸出端out2; C4和C6并聯(lián)作為第一級(jí)運(yùn)放的反饋電容， 上極板接運(yùn)放的輸入端opil，底極板接運(yùn)放的輸出端outl;第二級(jí)MDAC 進(jìn)行采樣，C3和C4同時(shí)作為第二級(jí)MDAC的采樣電容進(jìn)行采樣，C5 和C6同時(shí)作為第二級(jí)的反饋電容進(jìn)行采樣。上述方案中，在ph3相，第一級(jí)MDAC進(jìn)行采樣，Cl、 C7禾卩C9的 上極板接共模，底極板接輸入端inl， C2、 C8和C10的上極板接共模，底 極板接輸入端in2;第二級(jí)MDAC進(jìn)行余差放大，C3和C5的上極板接運(yùn) 放的輸入端opil， C4和C6的上極板接運(yùn)放的輸入端opi2，與ph2相相反；C5的底極板接運(yùn)放的輸出outl， C6的底極板接運(yùn)放的輸出out2，與ph2 相相反；C3和C4的底極板分別接第二級(jí)子DAC的差分輸出。上述方案中，在ph4相，第一級(jí)MDAC進(jìn)行余差放大，Cl禾nC2的 上極板分別接運(yùn)放的差分輸入端，底極板分別接第一級(jí)子DAC的輸出； C7和C9并聯(lián)作為第一級(jí)運(yùn)放的反饋電容，上極板接運(yùn)放的輸入端opi2， 底極板接運(yùn)放的輸出端out2; C8和C10并聯(lián)作為第一級(jí)運(yùn)放的反饋電容， 上極板接運(yùn)放的輸入端opil，底極板接運(yùn)放的輸出端outl;第二級(jí)MDAC 進(jìn)行采樣，C7和C8同時(shí)作為第二級(jí)MDAC的采樣電容進(jìn)行采樣，C9 和C10同時(shí)作為第二級(jí)的反饋電容進(jìn)行采樣。為達(dá)到上述另一個(gè)目的，本發(fā)明提供了一種應(yīng)用四相時(shí)鐘控制的運(yùn)放 共享的MDAC電路的流水線模數(shù)轉(zhuǎn)換器，該流水線模數(shù)轉(zhuǎn)換器ADC為一 個(gè)8位流水線ADC，包括前端采樣保持電路、7個(gè)流水子級(jí)、延時(shí)同步寄 存器陣列和數(shù)字糾錯(cuò)模塊；所述7個(gè)流水子級(jí)為STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6禾口 FLASH;其中，STAGE1和 STAGE2采用四相時(shí)鐘控制的運(yùn)放共享的MDAC電路，級(jí)電容縮減系數(shù) 為2，每級(jí)有效位數(shù)2bit; STAGE3、 STAGE4、 STAGE5和STAGE6采用 傳統(tǒng)運(yùn)放共享MDAC電路，有效位數(shù)為2bit; FLASH為一個(gè)2bit的快閃 式ADC。上述方案中，所述采樣保持電路、STAGE3、 STAGE4、 STAGE5、 STAGE6和FLASH由兩個(gè)不交疊時(shí)鐘相pha和phb進(jìn)行控制，采樣保持 電路、STAGE4和STAGE6在pha相進(jìn)行采樣，STAGE3 、 STAGE5和FLASH 在phb相進(jìn)行采樣；將時(shí)鐘相pha分為ph2和ph4兩個(gè)相，將時(shí)鐘相phb 分為phi和ph3兩個(gè)相，采用四相不交疊時(shí)鐘phi 、 ph2、 ph3和ph4控制 STAGE 1禾B STAGE2， STAGE1在phl相和ph3相進(jìn)行采樣，STAGE2在 ph2相和ph4相進(jìn)行采樣。上述方案中，所述STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5 和STAGE6均包含一個(gè)子模數(shù)轉(zhuǎn)換器和一個(gè)MDAC電路，每級(jí)輸出2位， 1位有效，冗余位用來(lái)進(jìn)行數(shù)字糾錯(cuò)；所述FLASH為2比特flash結(jié)構(gòu)的 ADC，輸出2位有效。上述方案中，輸入信號(hào)首先由采樣保持電路進(jìn)行采樣，在保持階段，所保持的信號(hào)由STAGEl中的子模數(shù)轉(zhuǎn)換器處理，產(chǎn)生2位數(shù)字碼，該數(shù) 字碼被送入延時(shí)同步寄存器序列的同時(shí)送入STAGEl的MDAC電路產(chǎn)生 放大的余差信號(hào)送入STAGE2進(jìn)行處理，該過(guò)程重復(fù)一直到第6級(jí)，最后 一級(jí)僅進(jìn)行模數(shù)轉(zhuǎn)換，產(chǎn)生2位數(shù)字碼送入延時(shí)同步寄存器序列，不進(jìn)行 余差放大；各級(jí)所產(chǎn)生的所有14位數(shù)字碼經(jīng)過(guò)延時(shí)同步寄存器序列進(jìn)行 延時(shí)對(duì)準(zhǔn)，然后經(jīng)數(shù)字糾錯(cuò)模塊進(jìn)行處理輸出最終的8位數(shù)字碼。(三)有益效果 從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果1、 利用本發(fā)明，由于第一級(jí)MDAC的反饋電容同時(shí)作為第二級(jí) MDAC的釆樣電容和反饋電容，大大減小了第一級(jí)MDAC在進(jìn)行余差放 大時(shí)的負(fù)載，從而降低了第一級(jí)MDAC對(duì)運(yùn)放的要求，減小了運(yùn)放的功 耗。2、 利用本發(fā)明，由于第一級(jí)MDAC電路和第二級(jí)MDAC電路共用 的電容在在第一級(jí)進(jìn)行余差放大時(shí)上極板所接的運(yùn)放輸入端與第二級(jí)進(jìn)行余差放大時(shí)上極板所接的運(yùn)放輸入端相反，使得第二級(jí)MDAC的輸出 不包含因運(yùn)放失調(diào)引起的直流偏移。


圖1為傳統(tǒng)的流水線ADC的結(jié)構(gòu)示意圖； 圖2為傳統(tǒng)的流水線ADC結(jié)構(gòu)中各子級(jí)的結(jié)構(gòu)示意圖； 圖3為傳統(tǒng)的運(yùn)放共享MDAC電路的結(jié)構(gòu)示意圖； 圖4為本發(fā)明提供的四相時(shí)鐘控制的運(yùn)放共享MDAC電路的結(jié)構(gòu)示 意圖；圖5為本發(fā)明提供的四相時(shí)鐘控制的運(yùn)放共享MDAC電路在phl相 的工作狀態(tài)示意圖；圖6為本發(fā)明提供的四相時(shí)鐘控制的運(yùn)放共享MDAC電路在ph2相 的工作狀態(tài)示意圖；圖7為本發(fā)明提供的四相時(shí)鐘控制的運(yùn)放共享MDAC電路在ph3相 的工作狀態(tài)示意圖；圖8為本發(fā)明提供的四相時(shí)鐘控制的運(yùn)放共享MDAC電路在ph4相 的工作狀態(tài)示意圖9為本發(fā)明提供的應(yīng)用四相時(shí)鐘控制的運(yùn)放共享MDAC電路的流 水線ADC的結(jié)構(gòu)示意圖10為圖9所用的時(shí)鐘時(shí)序關(guān)系示意圖。
具體實(shí)施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí) 施例，并參照附圖，以每級(jí)輸出2比特1比特有效的MDAC電路為例， 對(duì)本發(fā)明進(jìn)一步詳細(xì)說(shuō)明。
本發(fā)明提供的這種四相時(shí)鐘控制的運(yùn)放共享的MDAC電路，在第一 級(jí)MDAC進(jìn)行余差放大時(shí)，由于第一級(jí)MDAC的反饋電容的底極板和上 極板分別接運(yùn)放輸出和輸入，而運(yùn)放的增益較大，所以這時(shí)反饋電容兩端 的電壓值基本等于運(yùn)放的輸出電壓，可以將這個(gè)電容同時(shí)作為第二級(jí) MDAC的采樣電容和反饋電容。故將第一級(jí)MDAC電路的反饋電容拆為 兩個(gè)部分， 一部分作為第二級(jí)MDAC的采樣電容，另一部分作為第二級(jí) MDAC的反饋電容，在下一相，第二級(jí)MDAC電路利用這兩部分電容進(jìn) 行余差放大，并將這兩個(gè)電容的上極板和底極板接在與上一相相反的運(yùn)放 差分端。
如圖4所示，圖4為本發(fā)明提供的四相時(shí)鐘控制的運(yùn)放共享MDAC 電路的結(jié)構(gòu)示意圖。該電路由四相時(shí)鐘進(jìn)行控制，包括運(yùn)放(1)、第一開(kāi) 關(guān)電容單元(2)、第二開(kāi)關(guān)電容單元(3)、第三開(kāi)關(guān)電容單元(4)、第四 開(kāi)關(guān)電容單元(5)和第五幵關(guān)電容單元(6)。其中，運(yùn)放(1)、第一開(kāi) 關(guān)電容單元(2)、第二開(kāi)關(guān)電容單元(3)、第三開(kāi)關(guān)電容單元(4)、第四 開(kāi)關(guān)電容單元(5)和第五開(kāi)關(guān)電容單元(6)構(gòu)成第一級(jí)乘法數(shù)字模擬轉(zhuǎn) 換電路MDAC，用于對(duì)接收自外部的差分信號(hào)in一l和in—2進(jìn)行余差放大， 將得到的差分信號(hào)outj和out一2輸出給第二級(jí)MDAC。運(yùn)放(1)、第二 開(kāi)關(guān)電容單元(3)、第三開(kāi)關(guān)電容單元(4)、第四開(kāi)關(guān)電容單元(5)和 第五開(kāi)關(guān)電容單元(6)構(gòu)成第二級(jí)MDAC，用于對(duì)接收自第一級(jí)MDAC 的差分信號(hào)out 1和out—2進(jìn)行余差放大，并在另外兩個(gè)時(shí)鐘相將得到的差分信號(hào)在同一對(duì)差分節(jié)點(diǎn)OUtl和OUt2輸出。
上述四相時(shí)鐘依次為phl、 ph2、 ph3和ph4，在phl相和ph3相，所 述第一級(jí)MDAC進(jìn)行采樣，所述第二級(jí)MDAC進(jìn)行余差放大；在ph2相 和ph4相，所述第一級(jí)MDAC進(jìn)行余差放大，所述第二級(jí)MDAC進(jìn)行采 樣。第二級(jí)MDAC的采樣電容和反饋電容在第一級(jí)MDAC進(jìn)行余差放大 時(shí)上極板所接的運(yùn)放輸入端與第二級(jí)進(jìn)行余差放大時(shí)上極板所接的運(yùn)放 輸入端相反。
在圖4中，phl、 ph2、 ph3、 ph4表示四相不交疊時(shí)鐘，phle、 ph2e、 ph3e、 ph4e表示分別比phl、 ph2、 ph3、 ph4的下降沿稍微提前。圖4中， 開(kāi)關(guān)上面的所標(biāo)的時(shí)鐘信號(hào)表示在時(shí)鐘為高時(shí)開(kāi)關(guān)閉合。第一電容C1和 第二電容C2為第一級(jí)MDAC的采樣電容，第三電容C3和第五電容C5 并聯(lián)、第四電容C4和第六電容C6并聯(lián)、C5和第七電容C7并聯(lián)、第八 電容C8和第十電容C10并聯(lián)為第一級(jí)MDAC的反饋電容，同時(shí)，C3、 C4、 C7、 C8為第二級(jí)MDAC的采樣電容，C5、 C6、第九電容C9、 C10 為第二級(jí)MDAC的反饋電容。Cl和C2的電容值相等，為其它電容的兩 倍，這樣，電容實(shí)現(xiàn)了系數(shù)為2的逐級(jí)遞減。
如圖5所示，圖5為本發(fā)明提供的四相時(shí)鐘控制的運(yùn)放共享MDAC 電路在phl相的工作狀態(tài)示意圖，opil和opi2分別表示運(yùn)放的兩個(gè)輸入端。 在phl相，第一級(jí)MDAC進(jìn)行采樣，第一開(kāi)關(guān)電容單元中的C1、第二開(kāi) 關(guān)電容單元中的C3和C5的上極板接共模，底極板接輸入端inl，第一開(kāi) 關(guān)電容單元中的C2、第三開(kāi)關(guān)電容單元中的C4和C6的上極板接共模， 底極板接輸入端in2。第二級(jí)MDAC進(jìn)行余差放大，第四開(kāi)關(guān)電容單元中 的C7和C9的上極板接運(yùn)放的輸入端opil，第五開(kāi)關(guān)電容單元中的C8和 C10的上極板接運(yùn)放的輸入端opi2，與ph4相相反；C9的底極板接運(yùn)放 的輸出outl， C10的底極板接運(yùn)放的輸出out2，與ph4相相反，C7禾口C8 的底極板分別接第二級(jí)子數(shù)模轉(zhuǎn)換器(DAC)的差分輸出。
如圖6所示，圖6為本發(fā)明提供的四相時(shí)鐘控制的運(yùn)放共享MDAC 電路在ph2相的工作狀態(tài)示意圖。在ph2相，第一級(jí)MDAC進(jìn)行余差放 大，Cl和C2的上極板分別接運(yùn)放的差分輸入端，底極板分別接第一級(jí)子 DAC的輸出；C3和C5并聯(lián)作為第一級(jí)運(yùn)放的反饋電容，上極板接運(yùn)放的輸入端opi2，底極板接運(yùn)放的輸出端out2; C4和C6并聯(lián)作為第一級(jí)運(yùn) 放的反饋電容，上極板接運(yùn)放的輸入端opil，底極板接運(yùn)放的輸出端outl。 第二級(jí)MDAC進(jìn)行采樣，C3和C4同時(shí)作為第二級(jí)MDAC的采樣電容進(jìn) 行采樣，C5和C6同時(shí)作為第二級(jí)的反饋電容進(jìn)行采樣。
如圖7所示，圖7為本發(fā)明提供的四相時(shí)鐘控制的運(yùn)放共享MDAC 電路在ph3相的工作狀態(tài)示意圖。在ph3相，第一級(jí)MDAC進(jìn)行采樣， Cl、 C7和C9的上極板接共模，底極板接輸入端inl， C2、 C8和C10的 上極板接共模，底極板接輸入端in2。第二級(jí)MDAC進(jìn)行余差放大，C3 和C5的上極板接運(yùn)放的輸入端叩il， C4和C6的上極板接運(yùn)放的輸入端 opi2，與ph2相相反；C5的底極板接運(yùn)放的輸出outl， C6的底極板接運(yùn) 放的輸出out2，與ph2相相反；C3和C4的底極板分別接第二級(jí)子DAC 的差分輸出。
如圖8所示，圖8為本發(fā)明提供的四相時(shí)鐘控制的運(yùn)放共享MDAC 電路在ph4相的工作狀態(tài)示意圖。在ph4相，第一級(jí)MDAC進(jìn)行余差放 大，C1和C2的上極板分別接運(yùn)放的差分輸入端，底極板分別接第一級(jí)子 DAC的輸出；C7和C9并聯(lián)作為第一級(jí)運(yùn)放的反饋電容，上極板接運(yùn)放 的輸入端opi2，底極板接運(yùn)放的輸出端out2; C8和C10并聯(lián)作為第一級(jí) 運(yùn)放的反饋電容，上極板接運(yùn)放的輸入端opil，底極板接運(yùn)放的輸出端 outl。第二級(jí)MDAC進(jìn)行采樣，C7和C8同時(shí)作為第二級(jí)MDAC的采樣 電容進(jìn)行采樣，C9和C10同時(shí)作為第二級(jí)的反饋電容進(jìn)行采樣。
在ph2相和ph4相，第一級(jí)MDAC進(jìn)行余差放大，產(chǎn)生第一級(jí)MDAC 的余差放大輸出電壓。在傳統(tǒng)運(yùn)放共享MDAC電路中，這時(shí)的負(fù)載主要 是第二級(jí)MDAC的采樣電容和反饋電容，而在本發(fā)明提出的MDAC電路 中，由于將第一級(jí)的反饋電容作為第二級(jí)的采樣電容和反饋電容，所以這 時(shí)第一級(jí)MDAC的負(fù)載大大減小，從而降低了對(duì)運(yùn)放的要求，降低了功 耗。
基于上述本發(fā)明提供的四相時(shí)鐘控制的運(yùn)放共享的MDAC電路，本 發(fā)明還提供了一種應(yīng)用四相時(shí)鐘控制的運(yùn)放共享的MDAC電路的流水線 ADC。如圖9所示，圖9為本發(fā)明提供的應(yīng)用四相時(shí)鐘控制的運(yùn)放共享 MDAC電路的流水線ADC的結(jié)構(gòu)示意圖。該流水線模數(shù)轉(zhuǎn)換器為一個(gè)8位流水線ADC，包括前端采樣保持電路、7個(gè)流水子級(jí)、延時(shí)同步寄存器 陣列和數(shù)字糾錯(cuò)模塊。
其中，所述7個(gè)流水子級(jí)為STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6禾卩FLASH。其中，STAGE 1和STAGE2采用四相時(shí)鐘 控制的運(yùn)放共享的MDAC電路，級(jí)電容縮減系數(shù)為2，每級(jí)有效位數(shù)2bit; STAGE3、 STAGE4、 STAGE5和STAGE6采用傳統(tǒng)運(yùn)放共享MDAC電路， 有效位數(shù)為2bit; FLASH為一個(gè)2bit的快閃式ADC。
前端采樣保持電路用于對(duì)接收自ADC輸入端的Vm信號(hào)進(jìn)行采樣和保 持，將得到的輸出給流水子級(jí)中的第一級(jí)。流水子級(jí)用于對(duì)接收自采樣保 持電路的模擬信號(hào)分級(jí)進(jìn)行模數(shù)轉(zhuǎn)換和余差放大，將得到的數(shù)字輸出給延 時(shí)同步寄存器陣列，模擬輸出給下一級(jí)流水子級(jí)。延時(shí)同步寄存器陣列用 于對(duì)接收自各流水子級(jí)的數(shù)字信號(hào)進(jìn)行延時(shí)對(duì)準(zhǔn)，將得到的數(shù)字輸出給數(shù) 字糾錯(cuò)模塊。數(shù)字糾錯(cuò)模塊用于對(duì)接收自延時(shí)同步寄存器陣列的數(shù)字信號(hào) 進(jìn)行移位相加，得到ADC的數(shù)字輸出。
在圖9中，pha和phb為兩相不交疊時(shí)鐘，控制采樣保持電路以及 STAGE3、 STAGE4、 STAGE5、 STAGE6和FLASH。采樣保持電路、STAGE4 和STAGE6在pha相進(jìn)行采樣，STAGE3、 STAGE5和FLASH在phb相進(jìn) 行采樣。將時(shí)鐘相pha分為兩個(gè)相，為ph2和ph4，將時(shí)鐘相phb分為兩 個(gè)相，為phl和ph3，用四相不交疊時(shí)鐘phl、ph2、ph3和ph4控制STAGE1 和STAGE2。 STAGE1在phl和ph3相采樣，STAGE2在ph2和ph4相釆 樣。各時(shí)鐘的時(shí)序關(guān)系圖如圖IO所示。
STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5和STAGE6均包 含一個(gè)子模數(shù)轉(zhuǎn)換器和一個(gè)MDAC電路，每級(jí)輸出2位，l位有效，冗余 位用來(lái)進(jìn)行數(shù)字糾錯(cuò)。最后一級(jí)(FLASH)是2比特flash結(jié)構(gòu)的ADC， 輸出2位有效。
輸入信號(hào)首先由采樣保持電路進(jìn)行采樣，在保持階段，所保持的信號(hào) 由STAGE1中的子模數(shù)轉(zhuǎn)換器處理，產(chǎn)生2位數(shù)字碼，該數(shù)字碼被送入延 時(shí)同步寄存器序列的同時(shí)送入STAGE1的MDAC電路產(chǎn)生放大的余差信 號(hào)送入STAGE2進(jìn)行處理，該過(guò)程重復(fù)一直到第6級(jí)，最后一級(jí)僅進(jìn)行模 數(shù)轉(zhuǎn)換，產(chǎn)生2位數(shù)字碼送入延時(shí)同步寄存器序列，不進(jìn)行余差放大。各級(jí)所產(chǎn)生的所有14位數(shù)字碼經(jīng)過(guò)延時(shí)同步寄存器序列進(jìn)行延時(shí)對(duì)準(zhǔn)，然 后經(jīng)數(shù)字糾錯(cuò)模塊進(jìn)行處理輸出最終的8位數(shù)字碼。
STAGE1和STAGE2中的MDAC電路為圖4所示的四相時(shí)鐘控制的 運(yùn)放共享的MDAC電路，STAGE3和STAGE4中的MDAC電路為傳統(tǒng)運(yùn) 放共享的MDAC電路，STAGE5和STAGE6中的MDAC電路為傳統(tǒng)運(yùn)放 共享的MDAC電路。
以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行 了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而 已，并不用于限 明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修 改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1. 一種乘法數(shù)字模擬轉(zhuǎn)換電路，其特征在于，該電路由四相時(shí)鐘進(jìn)行控制，包括運(yùn)放(1)、第一開(kāi)關(guān)電容單元(2)、第二開(kāi)關(guān)電容單元(3)、第三開(kāi)關(guān)電容單元(4)、第四開(kāi)關(guān)電容單元(5)和第五開(kāi)關(guān)電容單元(6)，其中，運(yùn)放(1)、第一開(kāi)關(guān)電容單元(2)、第二開(kāi)關(guān)電容單元(3)、第三開(kāi)關(guān)電容單元(4)、第四開(kāi)關(guān)電容單元(5)和第五開(kāi)關(guān)電容單元(6)構(gòu)成第一級(jí)乘法數(shù)字模擬轉(zhuǎn)換電路MDAC，用于對(duì)接收自外部的差分信號(hào)in_1和in_2進(jìn)行余差放大，將得到的差分信號(hào)out_1和out_2輸出給第二級(jí)MDAC；運(yùn)放(1)、第二開(kāi)關(guān)電容單元(3)、第三開(kāi)關(guān)電容單元(4)、第四開(kāi)關(guān)電容單元(5)和第五開(kāi)關(guān)電容單元(6)構(gòu)成第二級(jí)MDAC，用于對(duì)接收自第一級(jí)MDAC的差分信號(hào)out_1和out_2進(jìn)行余差放大，并在另外兩個(gè)時(shí)鐘相將得到的差分信號(hào)在同一對(duì)差分節(jié)點(diǎn)out1和out2輸出。
2、 根據(jù)權(quán)利要求1所述的乘法數(shù)字模擬轉(zhuǎn)換電路，其特征在于，所 述四相時(shí)鐘依次為phl、 ph2、 ph3和ph4，在phl相和ph3相，所述第一 級(jí)MDAC進(jìn)行采樣，所述第二級(jí)MDAC進(jìn)行余差放大；在ph2相和ph4 相，所述第一級(jí)MDAC進(jìn)行余差放大，所述第二級(jí)MDAC進(jìn)行采樣；第二級(jí)MDAC的采樣電容和反饋電容在第一級(jí)MDAC進(jìn)行余差放大 時(shí)上極板所接的運(yùn)放輸入端與第二級(jí)進(jìn)行余差放大時(shí)上極板所接的運(yùn)放 輸入端相反。
3、 根據(jù)權(quán)利要求2所述的乘法數(shù)字模擬轉(zhuǎn)換電路，其特征在于，在 phl相，第一級(jí)MDAC進(jìn)行采樣，第一開(kāi)關(guān)電容單元中的第一電容C1、 第二開(kāi)關(guān)電容單元中的第三電容C3和第五電容C5的上極板接共模，底極 板接輸入端inl，第一開(kāi)關(guān)電容單元中的第二電容C2、第三開(kāi)關(guān)電容單元 中的第四電容C4和第六電容C6的上極板接共模，底極板接輸入端in2;第二級(jí)MDAC進(jìn)行余差放大，第四開(kāi)關(guān)電容單元中的第七電容C7和 第九電容C9的上極板接運(yùn)放的輸入端叩il，第五開(kāi)關(guān)電容單元中的第八 電容C8和第十電容C10的上極板接運(yùn)放的輸入端叩i2，與ph4相相反；C9的底極板接運(yùn)放的輸出outl， C10的底極板接運(yùn)放的輸出out2，與ph4 相相反，C7和C8的底極板分別接第二級(jí)子數(shù)模轉(zhuǎn)換器DAC的差分輸出。
4、 根據(jù)權(quán)利要求2所述的乘法數(shù)字模擬轉(zhuǎn)換電路，其特征在于，在 ph2相，第一級(jí)MDAC進(jìn)行余差放大，Cl和C2的上極板分別接運(yùn)放的差 分輸入端，底極板分別接第一級(jí)子DAC的輸出；C3和C5并聯(lián)作為第一 級(jí)運(yùn)放的反饋電容，上極板接運(yùn)放的輸入端opi2，底極板接運(yùn)放的輸出端 out2; C4和C6并聯(lián)作為第一級(jí)運(yùn)放的反饋電容，上極板接運(yùn)放的輸入端 opil，底極板接運(yùn)放的輸出端outl;第二級(jí)MDAC進(jìn)行采樣，C3和C4同時(shí)作為第二級(jí)MDAC的采樣電 容進(jìn)行采樣，C5和C6同時(shí)作為第二級(jí)的反饋電容進(jìn)行采樣。
5、 根據(jù)權(quán)利要求2所述的乘法數(shù)字模擬轉(zhuǎn)換電路，其特征在于，在 ph3相，第一級(jí)MDAC進(jìn)行采樣，Cl、 C7和C9的上極板接共模，底極 板接輸入端inl， C2、 C8和C10的上極板接共模，底極板接輸入端in2;第二級(jí)MDAC進(jìn)行余差放大，C3和C5的上極板接運(yùn)放的輸入端 opil， C4和C6的上極板接運(yùn)放的輸入端opi2，與ph2相相反；C5的底極 板接運(yùn)放的輸出outl， C6的底極板接運(yùn)放的輸出out2，與ph2相相反； C3和C4的底極板分別接第二級(jí)子DAC的差分輸出。
6、 根據(jù)權(quán)利要求2所述的乘法數(shù)字模擬轉(zhuǎn)換電路，其特征在于，在 ph4相，第一級(jí)MDAC進(jìn)行余差放大，Cl和C2的上極板分別接運(yùn)放的差 分輸入端，底極板分別接第一級(jí)子DAC的輸出；C7和C9并聯(lián)作為第一 級(jí)運(yùn)放的反饋電容，上極板接運(yùn)放的輸入端opi2，底極板接運(yùn)放的輸出端 out2; C8和C10并聯(lián)作為第一級(jí)運(yùn)放的反饋電容，上極板接運(yùn)放的輸入 端opil，底極板接運(yùn)放的輸出端outl;第二級(jí)MDAC進(jìn)行采樣，C7和C8同時(shí)作為第二級(jí)MDAC的采樣電 容進(jìn)行采樣，C9和C10同時(shí)作為第二級(jí)的反饋電容進(jìn)行采樣。
7、 一種應(yīng)用四相時(shí)鐘控制的運(yùn)放共享的MDAC電路的流水線模數(shù)轉(zhuǎn) 換器，其特征在于，該流水線模數(shù)轉(zhuǎn)換器ADC為一個(gè)8位流水線ADC， 包括前端采樣保持電路、7個(gè)流水子級(jí)、延時(shí)同步寄存器陣列和數(shù)字糾錯(cuò) 模塊；所述7個(gè)流水子級(jí)為STAGE1 、 STAGE2、 STAGE3、STAGE4、 STAGE5、STAGE6和FLASH;其中，STAGEl和STAGE2采用四相時(shí)鐘控制的運(yùn)放 共享的MDAC電路，級(jí)電容縮減系數(shù)為2，每級(jí)有效位數(shù)2bit; STAGE3、 STAGE4、 STAGE5和STAGE6采用傳統(tǒng)運(yùn)放共享MDAC電路，有效位數(shù) 為2bit; FLASH為一個(gè)2bit的快閃式ADC。
8、 根據(jù)權(quán)利要求7所述的應(yīng)用四相時(shí)鐘控制的運(yùn)放共享的MDAC電 路的流水線模數(shù)轉(zhuǎn)換器，其特征在于，所述采樣保持電路、STAGE3、 STAGE4、 STAGE5、 STAGE6和FLASH 由兩個(gè)不交疊時(shí)鐘相pha和phb進(jìn)行控制，采樣保持電路、STAGE4和 STAGE6在pha相進(jìn)行采樣，STAGE3、 STAGE5和FLASH在phb相進(jìn)行 采樣；將時(shí)鐘相pha分為ph2和ph4兩個(gè)相，將時(shí)鐘相phb分為phl和ph3 兩個(gè)相，采用四相不交疊時(shí)鐘phl、 ph2、 ph3禾B ph4控制STAGE1和 STAGE2， STAGE1在phl相和ph3相進(jìn)行采樣，STAGE2在ph2相和ph4相進(jìn)行采樣。
9、 根據(jù)權(quán)利要求7所述的應(yīng)用四相時(shí)鐘控制的運(yùn)放共享的MDAC電 路的流水線模數(shù)轉(zhuǎn)換器，其特征在于，所述STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5和STAGE6 均包含一個(gè)子模數(shù)轉(zhuǎn)換器和一個(gè)MDAC電路，每級(jí)輸出2位，l位有效， 冗余位用來(lái)進(jìn)行數(shù)字糾錯(cuò)；所述FLASH為2比特flash結(jié)構(gòu)的ADC，輸出2位有效。
10、 根據(jù)權(quán)利要求7所述的應(yīng)用四相時(shí)鐘控制的運(yùn)放共享的MDAC 電路的流水線模數(shù)轉(zhuǎn)換器，其特征在于，輸入信號(hào)首先由采樣保持電路進(jìn)行采樣，在保持階段，所保持的信號(hào) 由STAGE1中的子模數(shù)轉(zhuǎn)換器處理，產(chǎn)生2位數(shù)字碼，該數(shù)字碼被送入延 時(shí)同步寄存器序列的同時(shí)送入STAGE1的MDAC電路產(chǎn)生放大的余差信 號(hào)送入STAGE2進(jìn)行處理，該過(guò)程重復(fù)一直到第6級(jí)，最后一級(jí)僅進(jìn)行模 數(shù)轉(zhuǎn)換，產(chǎn)生2位數(shù)字碼送入延時(shí)同步寄存器序列，不進(jìn)行余差放大；各 級(jí)所產(chǎn)生的所有14位數(shù)字碼經(jīng)過(guò)延時(shí)同步寄存器序列進(jìn)行延時(shí)對(duì)準(zhǔn)，然 后經(jīng)數(shù)字糾錯(cuò)模塊進(jìn)行處理輸出最終的8位數(shù)字碼。
全文摘要
本發(fā)明公開(kāi)了一種MDAC電路，該電路由四相時(shí)鐘進(jìn)行控制，包括運(yùn)放、第一開(kāi)關(guān)電容單元、第二開(kāi)關(guān)電容單元、第三開(kāi)關(guān)電容單元、第四開(kāi)關(guān)電容單元和第五開(kāi)關(guān)電容單元構(gòu)成的第一級(jí)MDAC，用于對(duì)接收自外部的差分信號(hào)in_1和in_2進(jìn)行余差放大，將得到的差分信號(hào)out_1和out_2輸出給第二級(jí)MDAC；運(yùn)放、第二開(kāi)關(guān)電容單元、第三開(kāi)關(guān)電容單元、第四開(kāi)關(guān)電容單元和第五開(kāi)關(guān)電容單元構(gòu)成的第二級(jí)MDAC，用于對(duì)接收自第一級(jí)MDAC的差分信號(hào)out_1和out_2進(jìn)行余差放大，并在另外兩個(gè)時(shí)鐘相將得到的差分信號(hào)在同一對(duì)差分節(jié)點(diǎn)out1和out2輸出。本發(fā)明同時(shí)公開(kāi)了一種應(yīng)用MDAC電路的流水線ADC。本發(fā)明降低了MDAC電路的功耗，消去了運(yùn)放的失調(diào)電壓對(duì)第二級(jí)MDAC輸出的影響。
文檔編號(hào)H03M1/82GK101282120SQ200710065179
公開(kāi)日2008年10月8日 申請(qǐng)日期2007年4月5日 優(yōu)先權(quán)日2007年4月5日
發(fā)明者周玉梅, 鄭曉燕 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所