專利名稱：：異步采樣率轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及數(shù)字樣本的異步速率轉(zhuǎn)換。技術(shù)背景在通常實(shí)踐中，模擬信號(hào)的各樣本在各樣本點(diǎn)采集，這里各樣本的數(shù)量n確定數(shù)字樣本的精度。各樣本的數(shù)量越高，越能夠采集到模擬信號(hào)的更精確的讀數(shù)。因此，采集的各樣本的頻率遠(yuǎn)高于進(jìn)入信號(hào)的頻率。然而，當(dāng)試圖預(yù)測(cè)信號(hào)在一點(diǎn)處的精確值時(shí)，產(chǎn)生誤差。例如采樣數(shù)據(jù)的電路中的延遲，能夠引起讀取該信號(hào)的誤差。因此，本領(lǐng)域中存在對(duì)用于更精確地采樣信號(hào)、校正通常的(common)偽信號(hào)的系統(tǒng)和方法的需求。
發(fā)明內(nèi)容本技術(shù)的一個(gè)方面是一種執(zhí)行樣本序列的輸入速率到輸出速率的采樣率轉(zhuǎn)換。其中輸出速率不同于輸入速率的任何整數(shù)倍。執(zhí)行采樣率轉(zhuǎn)換包括至少用數(shù)字環(huán)(loop)產(chǎn)生的定時(shí)(timing)誤差信息校正樣本序列版本。一些實(shí)施例中用定時(shí)誤差信息校正樣本序列版本的幅度。數(shù)字環(huán)被鎖定在是輸入速率倍數(shù)的第一速率。數(shù)字環(huán)在是輸出速率倍數(shù)的第二速率計(jì)時(shí)。第二速率不同于第一速率的任何整數(shù)倍。在各種實(shí)施例中，第一速率是輸入速率的倍數(shù)，使得輸入速率的倍數(shù)為一或大于一的整數(shù)。如果是一倍，則該樣本序列的版本等于輸入速率的樣本版本。在各種實(shí)施例中，第二速率是輸出速率的倍數(shù)，使得輸入速率的倍數(shù)為一或大于一的整數(shù)。如果是一倍，則第二速率等于輸出速率。一些實(shí)施例通過(guò)在第二速率計(jì)時(shí)(clocking)產(chǎn)生樣本序列版本。該樣本序列包括由于在第二速率上而不是輸入速率的任何整數(shù)倍上產(chǎn)生時(shí)鐘信號(hào)而產(chǎn)生的定時(shí)誤差。6一些實(shí)施例用運(yùn)算電路，以調(diào)整到鎖定數(shù)字環(huán)的第一速率的溢出頻率產(chǎn)生模溢出。每個(gè)模溢出指示由運(yùn)算電路產(chǎn)生的第一速率和第二速率之間的定時(shí)誤差信息。脈動(dòng)進(jìn)位加法器(ripplecarryadder)是這樣的運(yùn)算電路的示例。其他示例包括其他加法電路以及減法電路。另外的示例為并行超前進(jìn)位和單循環(huán)(one-cycle)查表法。運(yùn)算電路應(yīng)當(dāng)產(chǎn)生輸出狀態(tài)的有序序列(orderedset)。相對(duì)于有限有序序列的順序不單調(diào)的溢出或輸出，當(dāng)經(jīng)過(guò)充分地長(zhǎng)于與第二速率(是樣本序列輸出速率的倍數(shù))相關(guān)的時(shí)間間隔時(shí)間段的評(píng)估時(shí)，被調(diào)整以用與第一速率(是樣本序列輸入速率的倍數(shù))相同的頻率發(fā)生。(經(jīng)過(guò)該相對(duì)長(zhǎng)的時(shí)間間隔)已經(jīng)達(dá)到這種(頻率的)相等時(shí)，在溢出周期運(yùn)算電路的狀態(tài)變量編碼第一速率相對(duì)于第二速率的定時(shí)誤差。在一些實(shí)施例中，在輸入速率的樣本序列來(lái)自S/PDIF(索尼/菲利普數(shù)字接口格式)信號(hào)。在該實(shí)施例中，輸入速率是S/PDIF信號(hào)的字時(shí)鐘(wordclock),并且采樣串行各元件是從S/PDIF串行數(shù)據(jù)流中提取的并行數(shù)據(jù)。一般地，SPDIF信號(hào)自身是雙相(bi-phase)編碼的串行數(shù)據(jù)傳輸協(xié)議，并且如果第一雙相被解碼，則在其中編碼的數(shù)據(jù)變?yōu)椴⑿?，然后以SPIDF信號(hào)的嵌入的字時(shí)鐘的速率提供給各實(shí)施例。各種實(shí)施例具有如下的各種性能特性的一個(gè)或多個(gè)。采樣率轉(zhuǎn)換具有主要由輸入量化噪聲限定的動(dòng)態(tài)范圍。采樣率轉(zhuǎn)換具有主要由輸入量化噪聲、過(guò)采樣有限脈沖響應(yīng)濾波器的圖像抑制、以及下采樣有限脈沖響應(yīng)濾波器的圖像抑制限定的動(dòng)態(tài)范圍。采樣率轉(zhuǎn)換具有主要由輸出速率限定的最大下采樣比率。采樣率轉(zhuǎn)換具有主要由描繪電路的邏輯合成的速率限定的最大過(guò)采樣比率。本技術(shù)的另一方面是一種執(zhí)行輸入速率到輸出速率的樣本序列的采樣率轉(zhuǎn)換的電路。輸出速率不同于輸入速率的任何整數(shù)倍。所述電路包括鎖定在輸入速率的倍數(shù)的第一速率的數(shù)字環(huán)。該數(shù)字環(huán)在輸出速率的倍數(shù)的第二速率計(jì)時(shí)。第二速率不同于第一速率的任何整數(shù)倍。數(shù)字環(huán)由頻率檢測(cè)和低通濾波器電路、以及可變振蕩器電路形成。該數(shù)字環(huán)產(chǎn)生定時(shí)誤差信息。該電路還包括用該定時(shí)誤差信息校正樣本序列版本的電路。該數(shù)字環(huán)中的頻率檢測(cè)的示例為平均頻率或長(zhǎng)期頻率，其等效于零平均相位誤差，使得相位檢測(cè)為頻率^^測(cè)的示例。各種實(shí)施例包括執(zhí)行如上所述的各方法的電路，如通過(guò)在第二速率計(jì)時(shí)產(chǎn)生樣本序列的過(guò)采樣版本的電路(所述過(guò)采樣版本包括由于在第二速率而不是在輸入速率的任何整數(shù)倍計(jì)時(shí)產(chǎn)生的定時(shí)誤差)、用定時(shí)誤差信息校正樣本序列的過(guò)采樣版本的幅度的電路。在各種實(shí)施例中，數(shù)字環(huán)產(chǎn)生在輸入速率和第二速率之間的定時(shí)誤差信息、或第一速率和第二速率之間的定時(shí)誤差信息。在一些實(shí)施例中，可變振蕩器電路包括有限模運(yùn)算電路。在一些實(shí)施例中，可變振蕩器電路包括進(jìn)位加法器電路，其包括高有效位電路的和耦合到高有效位電路的低有效位電路。低有效位電路產(chǎn)生溢出。該溢出指示由進(jìn)位加法器電路產(chǎn)生的輸入速率和第二速率、或第一速率和第二速率之間的定時(shí)誤差信息。一些實(shí)施例還包括與該電路集成的輸入。該輸入以輸入速率從S/PDIF(索尼/菲利普數(shù)字接口格式)信號(hào)接收樣本序列。另一方面是一種實(shí)現(xiàn)執(zhí)行本技術(shù)的算法的計(jì)算機(jī)程序。圖1以及圖2A-2K圖示各樣本輸入信號(hào)以及相應(yīng)的各樣本點(diǎn)。圖1A圖示"異步采樣率"轉(zhuǎn)換問(wèn)題。圖1B圖示"零階保持(zeroorderhold)"功能。圖3圖示數(shù)字鎖相環(huán)。圖4是圖示鎖住頻率的數(shù)字環(huán)的方法的流程圖。圖5是補(bǔ)償信號(hào)的定時(shí)圖。圖6圖示說(shuō)明誤差因素的圖。圖7是顯示具有20dB/decade斜率的誤差頻率的圖。圖8是顯示具有40dB/decade斜率的誤差頻率的圖。圖9是圖示由再次采樣引起的誤差圖。圖IO顯示了模運(yùn)算加法器。圖11和12顯示基于定時(shí)誤差信息的幅度校正。圖13顯示具有過(guò)采樣和下采樣的實(shí)施例的方塊圖。圖14顯示具有不同頻率鎖定和計(jì)時(shí)產(chǎn)生定時(shí)誤差信息的環(huán)的數(shù)字鎖相環(huán)。圖15顯示簡(jiǎn)單電壓控制振蕩器。圖16顯示由脈動(dòng)(ripple)進(jìn)位加法器實(shí)現(xiàn)的電壓控制振蕩器。圖17A是沒(méi)有使用如在此描述的數(shù)字環(huán)鎖定的電路的RTL仿真圖。圖17B是圖13的電路的RTL仿真圖。圖18顯示使用過(guò)采樣但不用下采樣的實(shí)施例的方塊圖。圖19顯示使用下采樣但不用過(guò)采樣的實(shí)施例的方塊圖。圖21顯示用于基于定時(shí)誤差信息的幅度校正的公式。具體實(shí)施方式在系統(tǒng)內(nèi)確定誤差中，保留恒定頻率是有用的。本技術(shù)貫注于ASRC的新方法，其中不需要模擬PLL產(chǎn)生用于ASRC鎖定到其的過(guò)采樣輸入時(shí)鐘。通過(guò)使用根據(jù)本技術(shù)的電路，可以估計(jì)過(guò)采樣輸入時(shí)鐘將已在的位置而根本不必實(shí)際產(chǎn)生它。使用本技術(shù)，不需要具有模擬鎖相環(huán)(PLL)來(lái)得到過(guò)采樣輸入數(shù)據(jù)將相對(duì)于用于采樣異步輸入的點(diǎn)擊(clickdown)的信息。本技術(shù)可用于模擬PLL中，以創(chuàng)建輸入樣本的倍數(shù)率并在模擬PLL輸出上對(duì)其轉(zhuǎn)換。提供了電路來(lái)通過(guò)時(shí)域插值的方式校正采樣率，該電路具有第一電路回路，具有第一上/下計(jì)數(shù)器，配置其以接收輸入信號(hào)和反饋信號(hào)；以及加法器，配置其以接收來(lái)自上/下計(jì)數(shù)器的輸出信號(hào)，并且向上/下計(jì)數(shù)器輸出進(jìn)位輸出作為反饋信號(hào)；以及第二電路回路，配置其以傳輸來(lái)自加法器的和輸出到調(diào)制器，并且將來(lái)自調(diào)制器的輸出信號(hào)反饋到加法器的輸入。模擬信號(hào)是連續(xù)變化量；其一直具有值并且具有連續(xù)的幅度。通常，模擬信號(hào)的數(shù)字近似是通過(guò)產(chǎn)生量化數(shù)值(具有有限分辨率的數(shù)值)序列來(lái)進(jìn)行，每一個(gè)量化數(shù)值都以規(guī)則的時(shí)間間隔，最近似模擬量。例如，由CD播放器的音頻信號(hào)的數(shù)字化，通過(guò)在44.1kHz的常規(guī)比率(regularratio)以所謂"16位分辨率"采集各樣本完成。"16位分辨率"意味著幅度的數(shù)字表示超過(guò)16個(gè)二進(jìn)制位，并且因此精確到大約1/65536或大約16ppm(百萬(wàn)分之)。另一示例為記錄在DVD盤(pán)上的數(shù)字音頻。在該情況中，幅度的各樣本可被分辨到24位或大約0.06ppm，并且采集這些樣本的常規(guī)比率是在48kHz。因此，在音頻消費(fèi)者應(yīng)用中，我們通常使用至少兩種不同的采樣率(44.1kHz和48kHz)，以及兩種不同的幅度分辨率(16位和24位)。圖1A顯示示例這里信號(hào)1在44.1kHz采樣，并得到用"x"標(biāo)記的點(diǎn)序列。信號(hào)2在較高的比率(48kHz)采樣，并且得到用"o"標(biāo)記的點(diǎn)序列。在系統(tǒng)中存在兩種采樣率可能不方便考慮這樣的情形一在48kHz數(shù)字音頻數(shù)據(jù)流從DVD源到達(dá)，而在44.1kHz的第二流從ADC和麥克風(fēng)源到達(dá)(這種情形發(fā)生在當(dāng)"卡拉ok"播放器使用DVD作為背景樂(lè)器，并且ADC編碼歌唱者時(shí))。應(yīng)該如何混合這兩種信號(hào)并通過(guò)相同的音頻輸出裝置輸出？這是個(gè)問(wèn)題，因?yàn)楦鬏斎霕颖驹诓煌臅r(shí)間到達(dá)-如果48kHz源被用來(lái)運(yùn)行數(shù)字信號(hào)處理器(或更準(zhǔn)確地說(shuō)，如果DSP被配置運(yùn)行在48kHz的各樣本上)，則44.1kHz信號(hào)的各樣本在48kHz的各樣本之間到達(dá)-它們必須被延遲，否則近似到48kHz的常規(guī)比率以便一起處理。這是"異步采樣率"轉(zhuǎn)換問(wèn)題，并且本公開(kāi)內(nèi)容教導(dǎo)，與一些選擇的時(shí)鐘相關(guān)的、異步到達(dá)的信號(hào)的各樣本，如何能夠被近似為在該時(shí)鐘的樣本各異步樣本在給定的時(shí)鐘域中轉(zhuǎn)換為各同步樣本，該給定的時(shí)鐘域仍然準(zhǔn)確地表示該信號(hào)，就像該信號(hào)在原有的(現(xiàn)在相對(duì)新時(shí)鐘異步)域中被采樣一樣。在本技術(shù)中，選擇的時(shí)鐘率能夠在實(shí)質(zhì)上比輸入采樣率高的速率。圖IB顯示在44.1kHz的各樣本序列，如何可以被近似到更高的、正在執(zhí)行"零階保持"功能的時(shí)鐘率。"零階保持"功能僅僅是重復(fù)通過(guò)較高速時(shí)鐘看到的最后樣本。注意到在圖1B中，在44.1kHz的各樣本通常沒(méi)有與在較高時(shí)鐘率的任一樣本同時(shí)降低。各較高時(shí)鐘率樣本是在44.1kHz域中最后見(jiàn)到的樣本的重復(fù)。因此存在誤差如圖2D中所示-在較高時(shí)鐘域中的第一個(gè)改變的樣本之前，輸入樣本輕微改變。參照?qǐng)D1，圖示運(yùn)行在頻率"f'的樣本模擬輸入信號(hào)。在通常實(shí)踐中，信號(hào)的各樣本在各樣本點(diǎn)采集，這里各樣本的數(shù)量n確定樣本的精度。各樣本的數(shù)量越高，越能夠采集到模擬信號(hào)的更精確的讀數(shù)。因此，采集的各樣本的頻率遠(yuǎn)高于進(jìn)入信號(hào)的頻率。例如參照?qǐng)D2A，如果進(jìn)入信號(hào)202運(yùn)行在44.1kHz,則各數(shù)據(jù)樣本點(diǎn)204可以在27MHz采集。然而，當(dāng)試圖預(yù)測(cè)信號(hào)在一點(diǎn)處的精確值時(shí)，產(chǎn)生誤差。例如采樣數(shù)據(jù)的電路中的延遲，能夠引起讀取該信號(hào)的誤差。樣本點(diǎn)206,例如與之前的各樣本一起被連續(xù)采集。然而樣本208在轉(zhuǎn)變點(diǎn)，在此情形下一樣本210在途中(halfway)點(diǎn)讀取，然后接下來(lái)讀取樣本212，接下來(lái)是樣本點(diǎn)214和216。繼續(xù)，采集樣本點(diǎn)218，然后樣本點(diǎn)220在另一個(gè)轉(zhuǎn)變點(diǎn)。傳統(tǒng)的電^各讀取點(diǎn)222,接下來(lái)是224和226。然而不同于理想情形的實(shí)際各點(diǎn)，是角落點(diǎn)228和230。再次，電路中的延遲引起偽信號(hào)(artifact),如那些將產(chǎn)生的，以及對(duì)于要在各誤差中間讀取的各信號(hào)。在傳統(tǒng)的系統(tǒng)中，輸入系統(tǒng)將過(guò)采樣輸入以精確定位(pi叩oint)f(in),輸入速率。然而這種方法是不準(zhǔn)確的，并且需要昂貴的電路來(lái)采集更準(zhǔn)確的樣本。參照?qǐng)D2B，比較了各輸入點(diǎn)和各輸出時(shí)鐘點(diǎn)的圖示。如可以看到的，各輸出時(shí)鐘點(diǎn)發(fā)生在對(duì)應(yīng)的各輸入點(diǎn)之后。因此，它們?cè)诓煌念l率。參照?qǐng)D2C，顯示數(shù)字化信號(hào)的圖示。其中各x對(duì)應(yīng)在輸入時(shí)鐘的實(shí)際輸入。各o對(duì)應(yīng)正確的各輸出時(shí)鐘點(diǎn)。理想地，o將對(duì)應(yīng)各輸出時(shí)鐘信號(hào)點(diǎn)。在使用各同步時(shí)鐘的各傳統(tǒng)系統(tǒng)中，這是不可能的，并且產(chǎn)生偽信號(hào)。因此，本領(lǐng)域中存在對(duì)用于更精確地采樣信號(hào)、校正通常的偽信號(hào)的系統(tǒng)和方法的需求。如將看到的，本技術(shù)以良好的方式實(shí)現(xiàn)了這些。本技術(shù)貫注于用于通過(guò)時(shí)域插值、執(zhí)行異步采樣率^f交正的信號(hào)處理元件。該信號(hào)接收為輸入，并且被處理以產(chǎn)生由不同的和相對(duì)較短的時(shí)間間隔分隔的數(shù)字?jǐn)?shù)量的輸出流。該處理操作而不將偽信號(hào)或誤差引入到新產(chǎn)生的信號(hào)流中，不管輸入數(shù)據(jù)流和輸出數(shù)據(jù)流之間的時(shí)間間隔不同這一事實(shí)，而且在各自的頻率中可能沒(méi)有任何共同因素。根據(jù)本技術(shù)，輸出的大多數(shù)樣本是輸入樣本的簡(jiǎn)單復(fù)制。然而，檢測(cè)到輸入信號(hào)的改變時(shí)，對(duì)于這樣的一個(gè)樣本，輸出信號(hào)被設(shè)定為輸入的舊值和輸出的新值之間的中間值。在產(chǎn)生該單個(gè)中間樣本后，輸出再次復(fù)制現(xiàn)在新輸入的樣本。因此，所有定時(shí)和采樣誤差的校正，都通過(guò)產(chǎn)生該單個(gè)中間樣本來(lái)實(shí)現(xiàn)，該單個(gè)中間樣本產(chǎn)生在每次檢測(cè)到輸入信號(hào)已改變時(shí)，所述輸入信號(hào)運(yùn)行在較低速率。將觀察插值的數(shù)據(jù)點(diǎn)已經(jīng)插入到輸出數(shù)據(jù)流中，以提供校正。中間樣本的值從兩個(gè)輸出樣本點(diǎn)之間的輸入樣本點(diǎn)的相對(duì)定時(shí)確定，所述兩個(gè)輸出樣本點(diǎn)包圍輸入樣本。輸出樣本點(diǎn)之間的、輸入樣本點(diǎn)的精確位置的確定，通過(guò)完全在輸出采樣率的邏輯操作確定。也就是說(shuō)，不管沒(méi)有邏輯操作比輸出采樣率更快的事實(shí)，本技術(shù)仍然提供準(zhǔn)確確定輸入樣本時(shí)間的裝置。通常，本技術(shù)貫注于具有三個(gè)基本特性的系統(tǒng)和方法更快輸出時(shí)鐘、確定輸入時(shí)鐘改變的點(diǎn)、并且執(zhí)行時(shí)域插值。目的在于解決輸入和輸出數(shù)據(jù)中的不同。在一個(gè)實(shí)施例中，更快輸出時(shí)鐘用于更好地采集各輸入信號(hào)點(diǎn)。在實(shí)踐中，輸入時(shí)鐘可在各輸出時(shí)鐘之間降低，并且每個(gè)輸入時(shí)鐘產(chǎn)生新的樣本點(diǎn)。在每個(gè)輸出時(shí)鐘周期可能簡(jiǎn)單地采樣輸入。然而，重新得到的(retrieved)輸入時(shí)鐘信號(hào)值仍然可能丟失。因此，從圖像角度，參照?qǐng)D2D，陰影面積234是丟失的輸入信號(hào)部分。因此，系統(tǒng)將需要等待下一個(gè)時(shí)鐘周期。這將是傳統(tǒng)系統(tǒng)中的情形。相反，根據(jù)本技術(shù)，忽略第一次通過(guò)，并且將丟失第一周期。在下一步驟中，如圖2E中圖示的，產(chǎn)生出現(xiàn)在輸入信號(hào)的高點(diǎn)和地點(diǎn)之間的中間點(diǎn)。因此，點(diǎn)238是輸入信號(hào)之前的點(diǎn)，點(diǎn)240是得到的中間點(diǎn)，而點(diǎn)242是新輸入點(diǎn)。根據(jù)本技術(shù)，圖2E中所示的面積236,是具有得到的中間值的新信號(hào)。得到該值的方式下面將進(jìn)一步討論。因此，如果我們僅僅利用當(dāng)存在輸入時(shí)鐘時(shí)所看到的輸入樣本，將產(chǎn)生誤差。僅在上一個(gè)時(shí)鐘周期之后，輸入將不會(huì)改變。輸入的陰影面積被丟失。然而，輸出能夠被延遲任何數(shù)量的時(shí)鐘周期。這將不會(huì)扭曲輸出。因此，輸入能夠被采樣，并且延遲能夠產(chǎn)生一個(gè)或多個(gè)時(shí)鐘周期，如上面的示例。這允許系統(tǒng)插入舊值和新值之間的點(diǎn)。這樣的值在一點(diǎn)插入，使得面積相同。輸出僅僅曾(ever)在輸出周期上改變。系統(tǒng)通過(guò)使用中間點(diǎn)，能夠補(bǔ)償輸入沒(méi)有在時(shí)鐘改變的事實(shí)。在最后的結(jié)果中，各面積，如上面的面積234和236保持相同。這通過(guò)使用如圖3中圖示的鎖相環(huán)在一個(gè)實(shí)施例中實(shí)現(xiàn)。參照?qǐng)D3,圖示了本技術(shù)的一個(gè)實(shí)施例，其提供一種系統(tǒng)，被配置來(lái)通過(guò)時(shí)域插值來(lái)精確定位頻率。提供接收輸入信號(hào)302的鎖相環(huán)300,該輸入信號(hào)302在同步輸入信號(hào)的各周期的上/下(U/D)計(jì)數(shù)器控制304接收。上/下計(jì)數(shù)器輸出信號(hào)306(在該特定示例中為IO位)到模累加器308。累加器308形成電路在其中運(yùn)行的兩個(gè)反饋回路的部分。累加器輸出信號(hào)309(在該示例中也為IO位)到調(diào)制器310，該調(diào)制器310根據(jù)時(shí)鐘312(在該示例中為27MHz)運(yùn)行，并且產(chǎn)生通過(guò)反饋回路314傳輸?shù)姆答佇盘?hào)、以及相應(yīng)的輸出信號(hào)316。模累加器輸出信號(hào)320,其是作為44.1kHz進(jìn)位輸出(carry-out)信號(hào)輸出的進(jìn)位輸出脈沖，并且通過(guò)反饋回路322反饋到上/下計(jì)數(shù)器304的下輸入端。輸入信號(hào)302饋入上/下計(jì)數(shù)器304的上輸入端。在運(yùn)行中，運(yùn)行在第一速率例如44.1kHz的輸入信號(hào)，輸入到上/下計(jì)數(shù)器的上輸入端中。上/下計(jì)數(shù)器的輸出傳輸?shù)郊臃ㄆ鞯囊粋€(gè)輸入。模累加器的輸出被輸入到調(diào)制器中，其在第二速率例如27MHz計(jì)時(shí)，并且調(diào)制器的輸出產(chǎn)生電路的第一輸出"M",還作為加法器的第二輸入反饋。加法器具有反饋到上/下計(jì)數(shù)器的"下"輸入端的進(jìn)位輸出。在從加法器溢出時(shí)，進(jìn)位輸出重置上/下計(jì)數(shù)器，重置輸出信號(hào)(第二輸出)的前沿。加法器將計(jì)數(shù)器的輸出(例如10位輸出)加至來(lái)自"M"的10位輸出信號(hào)。因此，釆樣率的點(diǎn)由公式X『Xn+(M/N)(XN+1—XN)確定，其中M/N為定時(shí)誤差。輸入樣本時(shí)間的確定如下進(jìn)行。首先，模累加器308被配置來(lái)在輸出時(shí)鐘率312，將輸入313加到運(yùn)行總數(shù)(runningtotal)。累加器308可以被配置作為以有限整數(shù)寬度運(yùn)行的數(shù)字加法器和寄存器，或被配置來(lái)累加遞增值的其它已知加法裝置。運(yùn)行總數(shù)最后將溢出以產(chǎn)生輸出脈沖320，因?yàn)榧臃ㄆ鳛橛邢迣挾龋⑶易罱K將超過(guò)最大值并溢出。根據(jù)本技術(shù)，比較來(lái)自模累加器308的各溢出320的頻率速率和各輸入樣本305的到達(dá)速率(rateofarrival)。如果各輸入樣本的到達(dá)速率超過(guò)累加器的各溢出的速率，則增加加法器313的輸入，該輸入是每個(gè)輸出周期相加的量。相反，如果各輸入樣本的到達(dá)速率低于來(lái)自計(jì)數(shù)器的各溢出的速率，則減少加法器的輸入。因此，存在控制回路314，其中加法器的輸入將固定一個(gè)值，使得各速率相等。參照?qǐng)D4，圖示了總體描述電路300的運(yùn)行的流程圖400。在步驟402，接收運(yùn)行在輸入速率的輸入信號(hào)。在步驟404中，在上/下計(jì)數(shù)器中調(diào)用向上計(jì)數(shù)。在步驟406中，確定是否有進(jìn)位輸出脈沖。如果沒(méi)有進(jìn)位輸出，在步驟408中過(guò)程恢復(fù)計(jì)數(shù)。一旦出現(xiàn)進(jìn)位輸出，過(guò)程轉(zhuǎn)移到步驟410，在這里上/下計(jì)數(shù)器被重置為下計(jì)數(shù)，圖5中的基線值B。計(jì)數(shù)器中的初始值為零(圖3中318為計(jì)數(shù)器輸出)，因此加法器從不溢出。加法器在加零。然而，最終輸入信號(hào)增加計(jì)數(shù)器?，F(xiàn)在，加法器最終一定溢出。此外，當(dāng)加法器的各溢出的速率等于各輸入時(shí)鐘的速率時(shí)，計(jì)數(shù)器將只到達(dá)平衡。例如，如果輸入時(shí)鐘率為48kHz,輸出時(shí)鐘率為lMHz以及總線寬度為N=20,則當(dāng)數(shù)值為以下時(shí)計(jì)數(shù)器停止移動(dòng)44e3/lE6x220=46137這是因?yàn)樵谠摂?shù)值，加法器溢出速率為46137/220xlMHz=44e3。因此，存在對(duì)計(jì)數(shù)器的恰好多如"向下計(jì)數(shù)"的"向上計(jì)數(shù)"。觀察到當(dāng)描述的系統(tǒng)鎖住時(shí)，當(dāng)計(jì)數(shù)器中的數(shù)值實(shí)質(zhì)上已經(jīng)固定時(shí)，輸入時(shí)鐘到達(dá)時(shí)，計(jì)數(shù)器中的數(shù)值表示輸入位置的誤差。更特別地，當(dāng)進(jìn)位輸出發(fā)生時(shí)，系統(tǒng)查看寄存器中的數(shù)值。其剛超出總范圍(ftillscale)。而且，這也是為什么曾有溢出的原因。參照?qǐng)D2F，數(shù)值(A)(計(jì)數(shù)器值)剛剛加到寄存器中的數(shù)值。因此，現(xiàn)在寄存器中的數(shù)值是比A少的某數(shù)值。圖2F圖示寄存器中的數(shù)值，顯示FS。每次在某點(diǎn)它將(A)加到總數(shù)，它超出FS為B，B必須小于A。在該實(shí)施例中，計(jì)數(shù)器中數(shù)值為N,而寄存器溢出量為M。參照?qǐng)D2G，觀察到M/N的數(shù)量為采樣時(shí)間誤差。這還將在圖2H中進(jìn)一步說(shuō)明。因此，這是系統(tǒng)能夠知道輸入時(shí)鐘點(diǎn)位于哪里的情形，其考慮(lookat)上面討論的以及圖3中圖示的回路中的M/N。參照?qǐng)D21，圖示了中間樣本由舊樣本P和舊樣本Q得到。中間樣本為S=P+M/N(Q-P)。再次，系統(tǒng)現(xiàn)在能夠知道輸入時(shí)鐘位置在哪里，并且能從這些值中得出中間點(diǎn)S。系統(tǒng)插入單個(gè)樣本到輸出流中。它在上一個(gè)輸入樣本和下一個(gè)輸入樣本中間。其通過(guò)鎖住輸入和輸出時(shí)鐘的數(shù)字查看來(lái)計(jì)算。"M"為回路寄存器溢出的量，而"N"為回路計(jì)數(shù)器中的數(shù)值。中間樣本為S=P+M/N(Q-P)。本技術(shù)采用觀察輸入樣本的位置可以由剛溢出后累加器中預(yù)設(shè)的剩余數(shù)值決定。在其溢出的量與相對(duì)時(shí)鐘的時(shí)間信號(hào)的位置成比例。特別是，檢測(cè)到模累加器的溢出時(shí)，剩余值被認(rèn)為與在輸出速率的各樣本之間的、輸入樣本速率的相對(duì)位置成比例，所述剩余值是在有限寬度累加器中剩余的數(shù)量。因此，位置被確定，并且中間樣本可以利用該確定產(chǎn)生，而不用任何邏輯操作任何快于輸出采樣率時(shí)鐘。參照?qǐng)D5，圖示了補(bǔ)償信號(hào)的定時(shí)圖。在運(yùn)行中，過(guò)程的整個(gè)周期(overcycle)是重復(fù)性的，在該示例中為C1-C4，其每4個(gè)周期重復(fù)。在圖示的特定示例中，存在四個(gè)通道。本領(lǐng)域的技術(shù)人員將會(huì)理解，如可能期望特定的應(yīng)用時(shí)，可以存在更多或更少的通道。每個(gè)通道的持續(xù)時(shí)間通過(guò)用模加法器時(shí)鐘頻率312除以信號(hào)頻率確定，如在該示例中27MHz/44.1kHz=612.25。因此，每個(gè)Cl-C4基本上相等。累加器在每個(gè)步驟，跨越時(shí)間跨度N，以增量累加大小M。一旦模累加器以超過(guò)最大極限L的量溢出，則電路重置回最小基線B。根據(jù)本技術(shù)，每個(gè)階段的溢出量Ml-M4，被用來(lái)確定進(jìn)入信號(hào)的轉(zhuǎn)變的更準(zhǔn)確的點(diǎn)。觀察到該值隨時(shí)間改變并且甚至可能減少，如圖5中所示的示例。實(shí)際上，通過(guò)每612.25ms設(shè)置各樣本點(diǎn)，誤差減少。面積定義補(bǔ)償面積。更具體的是，參照?qǐng)D6，A,是輸入的面積，并且A2是關(guān)于中間點(diǎn)的面積。每個(gè)面積由各小的面積才羊本組成，并且各面積的和一樣。參照?qǐng)D2J,輸入信號(hào)面積由來(lái)自輸入的各5Ai的和組成，并且輸出信號(hào)面積由來(lái)自輸出信號(hào)的和的各5Ai組成。然而，各面積的重心不同，從圖2J中所示的各面積樣本看是明顯的。參照?qǐng)D2K,可以得到數(shù)學(xué)解釋。如果i(x)是輸入信號(hào)，并且x是自間隔的起點(diǎn)的距離，并且o(x)是輸出信號(hào)。安排各間隔使得滿足圖21(A)的等式。曲線下的面積相同，然而，遵循圖21(B)的等式。該表達(dá)式是函數(shù)的第一時(shí)刻(moment)的重心。他們?cè)诟鞣珠_(kāi)的面積不匹配。然而根據(jù)本技術(shù)，利用兩個(gè)中間點(diǎn)，第一時(shí)刻能夠如圖21(C)和(D)中的等式匹配。因此，每個(gè)額外的匹配的時(shí)刻增加進(jìn)行的近似的階。參照?qǐng)D7,在頻域中如果各面積匹配，則誤差頻率以20dB/decade降低。此外，參照?qǐng)D8,如果每個(gè)面積的各時(shí)刻匹配，則誤差頻率以40dB/decade降低。因此，本技術(shù)提供一種系統(tǒng)，其能夠具有n階時(shí)域異步信號(hào)突變(rage)轉(zhuǎn)換器(ASRC)積分器。這通過(guò)使用數(shù)字鎖相環(huán)以發(fā)現(xiàn)實(shí)際輸入改變來(lái)達(dá)到。通過(guò)使用各中間樣本，消除了任何的高階頻率誤差。下面是本技術(shù)的另一解釋。在大多數(shù)應(yīng)用中用數(shù)字?jǐn)?shù)據(jù)流替換模擬信號(hào)。數(shù)字?jǐn)?shù)據(jù)流是在特定時(shí)鐘速率的一系列量化樣本。許多系統(tǒng)特別是音頻系統(tǒng)需要處理在不同數(shù)據(jù)率的數(shù)據(jù)一個(gè)普遍示例為來(lái)自某些設(shè)備的每秒44.1k采樣和在其他設(shè)備中每秒48k采樣的音頻數(shù)據(jù)。如果數(shù)據(jù)率能夠改變(例如如果在44.1ks/s的數(shù)據(jù)流能夠被轉(zhuǎn)換為48ks/s),則能夠使用在固定采樣率的相同后(post)處理系統(tǒng)。不相關(guān)的各時(shí)鐘速率之間的釆樣率轉(zhuǎn)換的問(wèn)題，通過(guò)使用異步采樣率轉(zhuǎn)換器(ASRC或簡(jiǎn)單SRC)解決。這里描述的SRC通過(guò)將異步輸入流過(guò)采樣到輸出時(shí)鐘域的倍數(shù)，然后在輸出時(shí)鐘域中子采樣來(lái)操作。我們將使用44.1k到48k示例來(lái)描述該SRC的操作。使用了以輸出時(shí)鐘速率倍數(shù)操作的邏輯-在該示例中為256*48k=12.288MHz。輸入樣本以與該時(shí)鐘不相關(guān)的速率改變，但是我們通過(guò)以44.1k將輸入樣本到12.288MHz時(shí)鐘域來(lái)開(kāi)始處理。這個(gè)筒單將輸入數(shù)據(jù)再采樣到輸出時(shí)鐘的處理引入失真，因?yàn)闃颖镜亩〞r(shí)選擇沒(méi)有保存。該失真歸因于輸入改變時(shí)(在輸出還沒(méi)有保存數(shù)據(jù)改變的精確時(shí)間的點(diǎn))引起的誤差。該時(shí)間誤差在44.1kHz/12.288MHz的速率。圖9顯示在輸出時(shí)鐘和引入的誤差之間的采樣改變。陰影區(qū)域901表示誤差。理論上，如果我們可以15發(fā)現(xiàn)該誤差，則我們可以對(duì)輸出信號(hào)作出一些補(bǔ)償。僅使用在12.288MHz速率的邏輯操作可以發(fā)現(xiàn)該誤差。我們通過(guò)構(gòu)建在12.288MHz操作的數(shù)字PLL,發(fā)現(xiàn)輸入樣本實(shí)際已經(jīng)改變的精確時(shí)間點(diǎn)。這利用如圖10中所示的模運(yùn)算加法器完成(具有有限寬度、忽略溢出的加法器)。調(diào)整輸入數(shù)量直到輸出溢出事件的速率與輸入時(shí)鐘率相同。注意到數(shù)字環(huán)的輸出是同步的，即在12.288MHz域；輸入速率異步，但是通過(guò)上/下計(jì)數(shù)器的操作平均速率被調(diào)整到相同。這將創(chuàng)建數(shù)字鎖頻環(huán)。加法器的溢出"co"現(xiàn)在鎖頻到12.288MHz時(shí)鐘域的輸入時(shí)鐘。我們觀察到，如果在溢出"co"出現(xiàn)時(shí)檢查到加法器"和，，輸出總線的內(nèi)容，則該和輸出實(shí)際上正編碼異步輸入改變出現(xiàn)的精確點(diǎn)。特別地，如果計(jì)算了數(shù)量"m=sum/inc，，,其中"inc"是上/下計(jì)數(shù)器的內(nèi)容，則"m"為位于12.288MHz時(shí)鐘域內(nèi)的輸入時(shí)鐘時(shí)間的比率。例如，如果m-1/4,則輸入異步時(shí)鐘將實(shí)際上已經(jīng)在兩個(gè)連續(xù)12.288MHz時(shí)鐘點(diǎn)之間改變了1/4路徑(way),同樣地，如果m=1/2，則輸入時(shí)鐘將實(shí)際上已經(jīng)在兩個(gè)12,288MHz脈沖之間改變1/2路徑。我們已經(jīng)導(dǎo)出輸入樣本已經(jīng)改變的精確點(diǎn)而不需要任何邏輯，除了以輸出時(shí)鐘頻率的倍數(shù)操作以在與用于DPLL的總線寬度成比例的精度之內(nèi)。現(xiàn)在我們具有校正輸出數(shù)據(jù)流需要的所有信息。通過(guò)考慮圖9所示的陰影區(qū)域校正了輸出樣本。該區(qū)域表示輸出數(shù)據(jù)流中的誤差。該誤差能夠校正到任意階轉(zhuǎn)換的性能涉及校正的階，并且還涉及輸入數(shù)據(jù)率和輸出數(shù)據(jù)率的比率。在時(shí)域中的一階或線性插值如下所示完成。DPLL被用于計(jì)算輸入數(shù)據(jù)流相對(duì)輸出時(shí)鐘頻率12.288MHz已經(jīng)改變的位置。從這點(diǎn)，我們能夠計(jì)算時(shí)間的誤差，然后改變誤差樣本的幅度以提供一階校正。該校正在圖11和12中圖形地顯示。時(shí)間的誤差被轉(zhuǎn)換成與一階匹配的幅度的誤差。參考圖ll,"dy"表示輸入樣本的幅度的改變。"dx"表示輸出時(shí)鐘的頻率的周期(period),即1/12.288MHz。"dw"表示異步輸入改變時(shí)和輸出時(shí)鐘頻率已經(jīng)發(fā)現(xiàn)該改變時(shí)的時(shí)間差。參考圖12，"dh"是修改樣本使得誤差匹配l"階的總量。圖11中的灰色區(qū)域可以被看作是"權(quán)重(weight)",我們必須在幅度誤差中創(chuàng)建相同的"權(quán)重"，如圖12中灰色區(qū)域所示。該計(jì)算式為dw-dy=error—in—time=error—in—amplitude=dxdh從DPLL中描述為"m"的數(shù)值在此公式中表示"dw"，并且因?yàn)镈PLL在12.288MHz速率計(jì)時(shí)，所以"dx"等于1。由于兩個(gè)輸入樣本之間的差，"dy"容易計(jì)算。從該信息，能夠完成樣簡(jiǎn)單計(jì)算以確定"dh"值，即dh=minput—difference如果新的輸入樣本被改變?yōu)?dh",則誤差將被校正到一階；通過(guò)使得各誤差的"權(quán)重"相同，我們已經(jīng)完成對(duì)12.288MHz時(shí)鐘域中的理想輸出流的r階近似。在對(duì)該單個(gè)暫時(shí)樣本的該調(diào)整之后，我們過(guò)濾該數(shù)據(jù)到尼查斯特(Nyquist)輸出速率，并以該輸出速率子采樣該數(shù)據(jù)，因此完成SRC轉(zhuǎn)換。我們已經(jīng)在每個(gè)輸入樣本使用單獨(dú)的時(shí)鐘域插值點(diǎn)來(lái)完成該整個(gè)過(guò)程。通過(guò)將該思路擴(kuò)展到對(duì)于共同點(diǎn)不僅匹配"權(quán)重"還匹配"時(shí)刻"，該近似可以增長(zhǎng)到二階或更高階。在增加計(jì)算插值點(diǎn)的復(fù)雜性的開(kāi)支的基礎(chǔ)上擴(kuò)展到多階是可能的。在輸入到輸出采樣率的速率低時(shí)，出現(xiàn)最優(yōu)性能，這能夠通過(guò)在傳遞到SRC之前，首先使用輸入時(shí)鐘的倍數(shù)來(lái)過(guò)采樣輸入數(shù)據(jù)流實(shí)現(xiàn)，盡管其不是必需的。如果輸入纟皮64倍過(guò)采樣(64*44.1kHz=2.8224MHz)、然后傳遞到以頻率(256*48kHz=12.288MHz)運(yùn)行的SRC，則在轉(zhuǎn)換44.1kHz到48kHz音質(zhì)(tone)時(shí)的性能好于180dB。圖13顯示SRC的方塊水平圖，以及圖17B顯示以32位精度運(yùn)行的RTL仿真的輸出。顯示了最壞情形的結(jié)果(其在最高信號(hào)頻率20kHz出現(xiàn))。下面是本技術(shù)的另一描述，也稱為具有輸入信號(hào)的虛擬上轉(zhuǎn)換的ASRC。在之前的ASRC中，發(fā)現(xiàn)如果我們有在44.1kHz的輸入信號(hào)并想要轉(zhuǎn)換成48kHz。如果我們可以實(shí)際上過(guò)采樣在44.1kHz的輸入數(shù)據(jù)上到某個(gè)速率，比如64*44kHz,然后將其轉(zhuǎn)換到在比如256*48kHz的過(guò)采樣輸出速率，然后驟減(decimate)降回48kHz,則大大地改善了性能。這樣做需要一些濾波以及計(jì)時(shí)信號(hào)，但結(jié)果是非常好的。為了顯示其工作如何好，見(jiàn)下面的示例。圖17A顯示用2""階ASRC將44.1kHz采樣率直接轉(zhuǎn)換到256*48kHz,然后驟減到48kHz。圖17B顯示被轉(zhuǎn)換的完全相同的信號(hào)，但是這次過(guò)采樣到64*44.1kHz，然后轉(zhuǎn)換到256*48kHz域，然后驟減降到48kHz。通過(guò)比較圖17A和17B,從在試圖轉(zhuǎn)換采樣率之前過(guò)采樣輸入信號(hào)，能夠看到在運(yùn)行ASRC之前首先過(guò)采樣輸入數(shù)據(jù)到更高速率的巨大性能好處。圖17A顯示增加的尖峰，其是時(shí)鐘域轉(zhuǎn)換引起的誤差。圖17B區(qū)域中在20kHz和28kHz的尖峰，表示輸入信號(hào)和48kHz的輸出采樣率-輸入信號(hào)在20kHz。之前的ASRC技術(shù)需要經(jīng)由模擬PLL產(chǎn)生64*44.1kHz。本實(shí)施例包括具有輸入信號(hào)的虛擬上轉(zhuǎn)換的ARSC，移除了對(duì)模擬PLL產(chǎn)生過(guò)采樣輸入時(shí)鐘用于ASRC鎖定的需要。該電路能夠估計(jì)過(guò)采樣輸入時(shí)鐘將已在的位置而根本無(wú)需實(shí)際產(chǎn)生它，因此"具有輸入信號(hào)虛擬上轉(zhuǎn)換的ASRC"。沒(méi)有實(shí)際的輸入過(guò)采樣時(shí)鐘用于ASRC鎖定，然而我們能夠?qū)С鰬?yīng)該已在的位置的定時(shí)并校正輸出數(shù)據(jù)流，就像我們實(shí)際上具有該時(shí)鐘。圖13顯示釆樣率轉(zhuǎn)換的該技術(shù)。創(chuàng)建ASRC的數(shù)字邏輯電路、和過(guò)采樣然后驟減所需要的所有濾波，現(xiàn)在能夠在輸出時(shí)鐘域完成！現(xiàn)在ASRC使用數(shù)字PLL來(lái)鎖定到44.1kHz,但是然后創(chuàng)建過(guò)采樣計(jì)時(shí)(64*44.1kHz)。因?yàn)檫@些脈沖實(shí)際上由256*48kHz時(shí)鐘產(chǎn)生，因此這些脈沖的定時(shí)不正確。該新的電路將鎖定到44.1kHz并創(chuàng)建一些相位信息，其實(shí)際上告訴采樣率轉(zhuǎn)換器每個(gè)過(guò)采樣的脈沖離"虛擬"過(guò)采樣時(shí)鐘的多遠(yuǎn)，就像該數(shù)字PLL實(shí)際上正鎖定在由模擬PLL產(chǎn)生的精確的64*44.1kHz的時(shí)鐘。因此這去掉了在進(jìn)入ASRC之前產(chǎn)生64*44.1kHz的需要，因?yàn)樗軌驅(qū)嶋H上指出該時(shí)鐘的定時(shí)"將"已在的位置。這意味著該芯片相對(duì)易于制造，因?yàn)樵谡麄€(gè)采樣率轉(zhuǎn)換器中只存在1個(gè)時(shí)鐘域。本技術(shù)由于這樣的事實(shí)是可能的，該事實(shí)為數(shù)字PLL現(xiàn)在能夠被鎖定到某個(gè)頻率(即44.1kHz)、并實(shí)際上創(chuàng)建描述在某個(gè)過(guò)采樣率(即64*44.1kHz)的時(shí)鐘沿將實(shí)際在哪里的定時(shí)信息。然后該定時(shí)信息;故傳遞到ASRC,并且ASRC使用其來(lái)調(diào)整輸出數(shù)據(jù)流以校正該定時(shí)誤差。因?yàn)槲覀兙哂形覀兊?虛擬"過(guò)采樣時(shí)鐘的相對(duì)定時(shí)的信息、而實(shí)際上不需要該時(shí)鐘，所以我們?nèi)缓竽軌蚴褂幂敵鰰r(shí)鐘域來(lái)計(jì)時(shí)輸入過(guò)釆樣電路，該輸入過(guò)采樣電路被^^定在過(guò)采樣輸入時(shí)鐘域上，然后使用ASRC來(lái)修改數(shù)據(jù)以校正不匹配的定時(shí)。圖14顯示如何制造數(shù)字PLL，其可以創(chuàng)建"虛擬"過(guò)采樣時(shí)鐘(標(biāo)記為"P—OS")以及定時(shí)信息(其從"M"和"N—OS"導(dǎo)出)。圖14中的電路描述如何產(chǎn)生具有輸出的DPLL,該輸出是參考頻率(輸入時(shí)鐘)的倍數(shù)。數(shù)據(jù)"N_OS"和"N"從DPLL中提取以便恢復(fù)某些瞬時(shí)相位信息。理論上，通過(guò)產(chǎn)生相位對(duì)齊的并且能夠是參考頻率的任何倍數(shù)、或那種方式的任何片斷的輸出，任何電路執(zhí)行DPLL功能。例如，以任何頻率獲取參考頻率Fl、并能夠產(chǎn)生輸出頻率X*F1(其中X是某個(gè)實(shí)數(shù))并相位對(duì)齊(參考F1的上升和下降沿和輸出X*F1的每X個(gè)上升或下降沿被"鎖定"，意味著它們?cè)跁r(shí)間上相互不相對(duì)移動(dòng))的任何電路將被認(rèn)為是DPLL。DPLL與PLL相似在于僅需要幾個(gè)塊用于校正操作。1.相位檢測(cè)器2.積分器(integrator)3.VCO操作如下所示。輸入的參考頻率進(jìn)入相位檢測(cè)器，然后與該電路的輸出比較，該電路的輸出是VCO的輸出。誤差是信號(hào)的2個(gè)相位之間的差，并且誤差信號(hào)在"積分器"積分。然后積分器的輸出調(diào)整"VCO",其完成反饋環(huán)。反饋環(huán)將試圖將來(lái)自"相位檢測(cè)器"的誤差變?yōu)榱?，使得暗?相位檢測(cè)器"的各輸入必須相同，其依次暗示2個(gè)輸入(參考頻率和"VCO"輸出)必須相同。如果你了解控制輸入的"VCO"和輸出頻率之間的關(guān)系，則可以提取瞬時(shí)相位而沒(méi)有太多困難。在之前圖中描述的電路中，DPLL的3個(gè)核心塊如下所示。1.相位檢測(cè)器，(這在"上/下計(jì)數(shù)器和相位對(duì)齊邏輯"塊中)2.積分器，(這在"上/下計(jì)數(shù)器和相位對(duì)齊邏輯"塊中)3.VCO，(這些是由"輸出時(shí)鐘"計(jì)時(shí)的、底部具有DFF的2個(gè)加法器塊)使用該VCO技術(shù)，如果你把輸入當(dāng)作未標(biāo)記數(shù)據(jù)，則輸入(信號(hào)"M")量和輸出頻率之間的關(guān)系線性上升到滿刻度的1/2。信號(hào)"M"為"m"位寬，并且然后被分成2部分MSB's和LSB，s。MSB's是頂部"os"位，而LSB，s是底部"m-os"位。在一些實(shí)施例中，上/下計(jì)數(shù)器計(jì)算各時(shí)鐘的沿，無(wú)論正、負(fù)或兩者。在一些實(shí)施例中，相位對(duì)齊邏輯使得鎖定的輸出脈沖來(lái)到計(jì)時(shí)輸入數(shù)據(jù)的各輸入沿之間的1/2路徑，使得當(dāng)該數(shù)據(jù)有效(沒(méi)有改變)時(shí)，我們能夠獲得遍及時(shí)鐘域傳送的數(shù)據(jù)?，F(xiàn)在有2個(gè)在這些信號(hào)上操作的加法器，一個(gè)為MSB's以及另一個(gè)為L(zhǎng)SB，s。將各加法器明確分開(kāi)的原因是要訪問(wèn)"P—OS"信號(hào)，其僅僅是來(lái)自對(duì)LSB，s操作的加法器的溢出。該"P_OS"是LSB，s的溢出(也已知為進(jìn)位輸出(carry-out)),饋入到MSB's加法器的進(jìn)位輸入(carry-in)中。結(jié)果是由MSB，s和LSB，s表示的數(shù)字代碼正常地增加，但是我們現(xiàn)在已經(jīng)訪問(wèn)內(nèi)部信號(hào)，其是對(duì)"m-os"位操作的全加器單元的進(jìn)位輸出。例如，假定我們有4位加法器。其它實(shí)施例使用不同位數(shù)。能夠通過(guò)鏈接4個(gè)全加器單元得到4位加法器。每個(gè)全加器具有3個(gè)輸入和2個(gè)輸出。其功能是<table>tableseeoriginaldocumentpage20</column></row><table>A和B是要添加的輸入，CI是"進(jìn)位輸入"以及"CO"是"進(jìn)位輸出"。為了得到4位加法器能夠創(chuàng)建"脈動(dòng)進(jìn)位加法器"加法器。只通過(guò)給圖15中的電路增加常數(shù)得到"VCO"。如果"m"是8,則意味著輸入能夠從O到255。當(dāng)加法器輸出大于255時(shí)，其將設(shè)置"CO"位并且將其余的各位鎖存到FF中。因此當(dāng)輸入為1日于，加法器將溢出1/256時(shí)鐘。如果輸入為2，則溢出將出現(xiàn)2/256時(shí)鐘。因此這是筒單VCO，輸入一個(gè)數(shù)字，你將得到在"CO"管腳上輸出的受控頻率。假定我們采取8位加法器并將其分成兩個(gè)4位加法器，并將第一4位加法器的"CO"連接到第二4位加法器的"CI"。圖16是與8位VCO相同的電路，但是我們現(xiàn)在已經(jīng)明確定位來(lái)自LSB的進(jìn)位輸出。輸入與上面相同的輸入，輸出為與前面相同，輸入常數(shù)l到該電路中，LSB加法器的進(jìn)位輸出溢出1/16時(shí)鐘，而MSB加法器的進(jìn)位輸出溢出1/256時(shí)鐘。與前面相同，輸入常數(shù)2到該電路中，LSB加法器的進(jìn)位輸出溢出2/16時(shí)鐘，而MSB加法器的進(jìn)位輸出溢出2/256時(shí)鐘。因此現(xiàn)在我們具有為MSB溢出的倍數(shù)的信號(hào)。接著還有l(wèi)件事發(fā)生，當(dāng)LSB加法器(以特定的MSB加法器的溢出率的倍數(shù))溢出時(shí)，我們?cè)谠撍矔r(shí)鎖存加法器的輸出。該鎖存的信號(hào)給我們2個(gè)異步時(shí)鐘(輸入時(shí)鐘和輸出時(shí)鐘)之間的"瞬時(shí)相位"關(guān)系。使用該瞬時(shí)相位信息，我們能夠精確計(jì)算與輸出時(shí)鐘相比輸入時(shí)鐘(參考)何時(shí)改變，即使其在輸出時(shí)鐘的各沿之間改變。使用該時(shí)間信息，樣本能夠在輸出時(shí)鐘域中校正幅度。下面是從定時(shí)誤差信息校正幅度的另一示例。樣本流。(注意在輸入數(shù)據(jù)流上存在O階保持)......11118888333......現(xiàn)在要校正樣本，其中樣本改變值。(因?yàn)槿绻蓸訌牟桓淖?，則無(wú)論何時(shí)重新計(jì)時(shí)它總是正確)......111X1888X2333......現(xiàn)在為了得到新的樣本，我們?cè)跀?shù)據(jù)改變的點(diǎn)從DPLL獲得M和N—OS值，并計(jì)算如下Xl=l+(N_OS/M)*(8-l)X2=8+(N_OS/M)*(3-8)注意(N_OS/M)不是常數(shù)。圖18顯示使用過(guò)采樣但不用下采樣的實(shí)施例的方塊圖。該方塊圖與圖13相似，但是不需要下采樣濾波器。圖19顯示使用下采樣但不用過(guò)采樣的實(shí)施例的方塊圖。該方塊圖與圖13相似，但是不需要過(guò)采樣濾波器。13相似，但是既不需要過(guò)采樣濾波器也不需要下采樣濾波器。在圖13、18到20的電路中，數(shù)字環(huán)鎖定到輸入速率。或者，如果輸入速率的過(guò)采樣版本是可用的，則數(shù)字環(huán)能夠鎖定到輸入速率或輸入速率的過(guò)釆樣版本。下面是THD+N(全部調(diào)諧失真+噪聲)的討論。在具有由FIR濾波器實(shí)現(xiàn)的上采樣濾波器和下采樣濾波器的實(shí)施例中，如果這些濾波器是理想的，則ASRC操作輸入數(shù)據(jù)的量化噪聲。但是如果這些濾波器不是理想的，意味著圖像抑制僅為大約-130dB,則因?yàn)榧僖粽{(diào)在提供給ASRC的數(shù)據(jù)中，所以其將可能在該水平出現(xiàn)。完全可以使得FIR濾波器具有》200dB的圖像抑制，并且在這種情況下，ASRC將僅被輸入數(shù)據(jù)量化噪聲限制。另一實(shí)施例是實(shí)現(xiàn)以下算法的計(jì)算機(jī)程序。該算法訪問(wèn)表示用第一常規(guī)時(shí)間庫(kù)(dtl)采取的信號(hào)樣本的數(shù)據(jù)的有序序列，并且創(chuàng)建樣本的第二有序序列，其表示在第二不同的時(shí)間庫(kù)(dt2)中的相同信號(hào)，該兩個(gè)時(shí)間庫(kù)不是整數(shù)相關(guān)的。在第三時(shí)間庫(kù)(dt3)的可能的中間有序組樣本是第二時(shí)間庫(kù)(dt3=dt2/F，F(xiàn){0，...INF})的整數(shù)片斷。當(dāng)?shù)诙r(shí)間庫(kù)沒(méi)有充分地短于第一時(shí)間庫(kù)(即不是(dt2《dt1))時(shí)，需要第三時(shí)間庫(kù)。該算法包括下面示例性過(guò)程過(guò)程(pl)，通過(guò)其將第一序列的樣本拷貝到第三序列的連續(xù)單元(或者第二序列，如果沒(méi)有使用第三序列)中，直到第三(或第二)序列(t3)的等效時(shí)間超過(guò)第一序列(tl)下一個(gè)單元的時(shí)間。在pl之后(即，當(dāng)?shù)谌?或第二)序列(t3)的等效時(shí)間超過(guò)第一序列(tl)的下一個(gè)單元的時(shí)間時(shí))，執(zhí)行過(guò)程(p2)。該過(guò)程用從第一序列的當(dāng)前單元(sl)和第一序列的下一單元(s2)中導(dǎo)出的值(y),填充第三(或第二)序列的單個(gè)未定單元，該值(y)如下y=sl+(t3-tl)(s2-sl)/dt3;或如果沒(méi)有使用第三序列，則y=sl+(t3-tl)(s2-sl)/dt2。在p2之后執(zhí)行過(guò)程(p3),增加第一序列的序列指針使得第一序列的等效時(shí)間現(xiàn)在超過(guò)第三序列(或第二)的等效時(shí)間。然后回到程序pl。該處理繼續(xù)直到p3遇到第一序列的尾端。在該點(diǎn)輸出數(shù)據(jù)的序列存在于第三或第二序列中。如果已經(jīng)使用第三序列，則第三序列可被下采樣到第二序列中。第二序列現(xiàn)在是第一序列在第二序列的時(shí)間庫(kù)中的表示。例如，該算法在一個(gè)或多個(gè)計(jì)算處理器中執(zhí)行。相關(guān)申請(qǐng)的引用本申請(qǐng)要求由發(fā)明人MartinMallinson和DustinForman于2006年8月15日提交的、名為異步采樣率轉(zhuǎn)換器(AsynchronousSampleRateConverter)的美國(guó)臨時(shí)專利申請(qǐng)No.60/838,105的權(quán)益。在此通過(guò)引用并入該申請(qǐng)。權(quán)利要求1、一種方法，包括執(zhí)行樣本序列從輸入速率到輸出速率的采樣率轉(zhuǎn)換，該輸出速率不同于輸入速率的任何整數(shù)倍，包括用由數(shù)字環(huán)產(chǎn)生的定時(shí)誤差信息校正樣本序列版本，該數(shù)字環(huán)鎖定到是輸入速率倍數(shù)的第一速率并且在是輸出速率倍數(shù)的第二速率計(jì)時(shí)，該第二速率不同于第一速率的任何整數(shù)倍。2、如權(quán)利要求l所述的方法，其中第一速率是輸入速率的倍數(shù)，該輸入速率的倍數(shù)是1,使得樣本序列的版本等于在輸入速率的樣本序列。3、如權(quán)利要求l所述的方法，其中第一速率是輸入速率的倍數(shù)，該輸入速率的倍數(shù)是大于1的整數(shù)，使得樣本序列的版本是在輸入速率的樣本序列的過(guò)采樣版本。4、如權(quán)利要求l所述的方法，其中第二速率是輸出速率的倍數(shù)，該輸出速率的倍數(shù)是l，使得第二速率等于輸出速率。5、如權(quán)利要求l所述的方法，其中第二速率是輸出速率的倍數(shù)，該輸出速率的倍數(shù)是大于1的整數(shù)。6、如權(quán)利要求l所述的方法，還包括通過(guò)在第二速率計(jì)時(shí)產(chǎn)生樣本序列的版本，該樣本序列的版本包括由于在第二速率、而不是在輸入速率的任何整數(shù)倍計(jì)時(shí)而產(chǎn)生的定時(shí)誤差。7、如權(quán)利要求l所述的方法，其中所述執(zhí)行還包括用該定時(shí)誤差信息校正樣本序列的版本的幅度。8、如權(quán)利要求l所述的方法，還包括利用運(yùn)算電路、在調(diào)整到鎖定數(shù)字環(huán)的第一速率的溢出頻率產(chǎn)生多個(gè)模溢出，多個(gè)模溢出的每個(gè)指示由運(yùn)算電路產(chǎn)生第一速率和第二速率之間的定時(shí)誤差信息。9、如權(quán)利要求1所述的方法，其中在輸入速率的樣本序列來(lái)自S/PDIF索尼鄰利普數(shù)字接口格式信號(hào)。10、如權(quán)利要求l所述的方法，其中采樣率轉(zhuǎn)換具有主要由輸入量化噪聲限定的動(dòng)態(tài)范圍。11、如權(quán)利要求1所述的方法，其中采樣率轉(zhuǎn)換具有主要由輸入量化噪聲、過(guò)采樣有限脈沖響應(yīng)濾波器的圖像抑制、和下采樣有限脈沖響應(yīng)濾波器的圖像抑制限定的動(dòng)態(tài)范圍。12、如權(quán)利要求l所述的方法，其中采樣率轉(zhuǎn)換具有主要由輸出速率限制的最大下采樣比率。13、如權(quán)利要求1所述的方法，其中采樣率轉(zhuǎn)換具有主要由描繪電路的邏輯合成的速率限制限定的最大過(guò)采樣比率。14、一種執(zhí)行樣本序列從輸入速率到輸出速率的采樣率轉(zhuǎn)換的電路，其中輸出速率不同于輸入速率的任何整數(shù)倍，包括數(shù)字環(huán)，其鎖定在是輸入速率倍數(shù)的第一速率和在是輸出速率倍數(shù)的第二速率計(jì)時(shí)，第二速率不同于第一速率的任何整數(shù)倍；包括頻率檢測(cè)和低通濾波器電路；以及可變振蕩器電路，其與頻率檢測(cè)和低通濾波器電路形成數(shù)字環(huán)，其中數(shù)字環(huán)產(chǎn)生定時(shí)誤差信息；以及用定時(shí)誤差信息校正樣本序列的版本的電路。15、如權(quán)利要求14所述的電路，其中第一速率是輸入速率的倍數(shù)，該輸入速率的倍數(shù)是1,使得樣本序列的版本等于在輸入速率的樣本序列。16、如權(quán)利要求14所述的電路，其中第一速率是輸入速率的倍數(shù)，該輸入速率的倍數(shù)是大于1的整數(shù)，使得樣本序列的版本是在輸入速率的樣本序列的過(guò)采樣版本。17、如權(quán)利要求14所述的電路，其中第二速率是輸出速率的倍數(shù)，該輸出速率的倍數(shù)是l,使得第二速率等于輸出速率。18、如權(quán)利要求14所述的電路，其中第二速率是輸出速率的倍數(shù)，該輸出速率的倍數(shù)是大于1的整數(shù)。19、如權(quán)利要求14所述的電路，還包括通過(guò)在第二速率計(jì)時(shí)產(chǎn)生樣本序列的過(guò)采樣版本的電路，該過(guò)采樣版本包括由于在第二速率、而不是在輸入速率的任何整數(shù)倍計(jì)時(shí)產(chǎn)生的定時(shí)誤差。20、如權(quán)利要求14所述的電路，還包括用定時(shí)誤差信息校正樣本序列的過(guò)采樣版本的幅度的電路。21、如權(quán)利要求14所述的電路，其中可變振蕩器電路包括有限模運(yùn)算電路。22、如權(quán)利要求14所述的電路，其中數(shù)字環(huán)產(chǎn)生輸入速率和第二速率之間的定時(shí)誤差信息。23、如權(quán)利要求14所述的電路，其中數(shù)字環(huán)產(chǎn)生第一速率和第二速率之間的定時(shí)誤差信息。24、如權(quán)利要求14所述的電路，其中可變振蕩器電路包括進(jìn)位加法器電路，該進(jìn)位加法器電路包括高有效位電路；以及低有效位電路，其耦合到高有效位電路，其中低有效位電路產(chǎn)生溢出，該溢出指示由進(jìn)位加法器電路產(chǎn)生輸入速率和第二速率之間的定時(shí)誤差信息。25、如權(quán)利要求14所述的電路，其中可變振蕩器電路包括進(jìn)位加法器電路，所述進(jìn)位加法器電路包括高有效位電路；和低有效位電路，其耦合到高有效位電路，其中低有效位電路產(chǎn)生溢出，該溢出指示由進(jìn)位加法器電路產(chǎn)生第一速率和第二速率之間的定時(shí)誤差信息。26、如權(quán)利要求14所述的電路，其中在輸入速率的樣本序列來(lái)自S/PDIF索尼/菲利普數(shù)字接口格式信號(hào)。27、如權(quán)利要求14所述的電路，還包括與該電路集成的輸入，該輸入以輸入速率從S/PDIF索尼/菲利普數(shù)字接口格式信號(hào)接收樣本序列。28、如權(quán)利要求14所述的電路，其中該電路具有主要由輸入量化噪聲限定的動(dòng)態(tài)范圍。29、如權(quán)利要求14所述的電路，其中該電路具有主要由輸入量化噪聲、過(guò)采樣有限脈沖響應(yīng)濾波器的圖像抑制、和下采樣有限脈沖響應(yīng)濾波器的圖像抑制限定的動(dòng)態(tài)范圍。30、如權(quán)利要求14所述的電路，其中該電路具有主要由輸出速率限制的最大下采樣比率。31、如權(quán)利要求14所述的電路，其中該電路具有主要由描繪電路的邏輯合成的速率限制限定的最大過(guò)采樣比率。32、一種電路，包括用于執(zhí)行樣本序列從輸入速率到輸出速率的采樣率轉(zhuǎn)換的裝置，其中輸出速率不同于輸入速率的任何整數(shù)倍，包括用于用數(shù)字環(huán)產(chǎn)生的定時(shí)誤差信息校正樣本序列的版本的裝置，該數(shù)字環(huán)鎖定在是輸入速率倍數(shù)的第一速率和在是輸出速率倍數(shù)的第二速率計(jì)時(shí)，第二速率不同于第一速率的任何整數(shù)倍。全文摘要各種實(shí)施例執(zhí)行樣本序列的輸入速率到輸出速率的采樣率轉(zhuǎn)換。用數(shù)字環(huán)產(chǎn)生的定時(shí)誤差信息校正樣本序列的版本。數(shù)字環(huán)鎖定在第一速率和在第二速率計(jì)時(shí)。文檔編號(hào)H03M7/00GK101326725SQ200780000577公開(kāi)日2008年12月17日申請(qǐng)日期2007年8月15日優(yōu)先權(quán)日2006年8月15日發(fā)明者安德魯·M·馬林森,達(dá)斯廷·D·福曼申請(qǐng)人:Ess技術(shù)公司