專利名稱：基于數(shù)字延遲線的頻率合成器及相關(guān)方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種頻率合成器及相關(guān)方法，尤指一種基于數(shù)字延遲線的 頻率合成器及相關(guān)方法，用以提供全數(shù)字式的高穩(wěn)定頻率合成處理。
背景技術(shù)：
為了適應(yīng)現(xiàn)代多媒體娛樂(lè)系統(tǒng)的快速發(fā)展，所以大量密集的技術(shù)研發(fā)已相繼投入設(shè)計(jì)高效能的頻率合成器(Fr叫uency Synthesizer),用來(lái)提高其解析 度、頻寬、及切換速度以滿足高效能需求。在傳統(tǒng)的技術(shù)中，通常利用模擬 鎖相回路(Analog Phase-Locked Loop)以設(shè)計(jì)出滿足所需效能的頻率合成器。但 當(dāng)對(duì)頻率合成器的切換速度及解析度的要求越來(lái)越高時(shí)，除非使用非常復(fù)雜 的電路設(shè)計(jì)，否則利用傳統(tǒng)模擬鎖相回路技術(shù)無(wú)法設(shè)計(jì)出符合所需的頻率合 成器。 一般而言，由亍數(shù)字信號(hào)對(duì)噪聲的耐受度較模擬信號(hào)高，而且數(shù)字電 路的工作效能受元件老化及溫度變化的影響較模擬電路低，所以在現(xiàn)代電子 裝置的信號(hào)處理中，趨向于使用全數(shù)字式的信號(hào)處理模式，用以提高信號(hào)處 理的噪聲耐受度及裝置的耐用度。此外，全數(shù)字式的電路系統(tǒng)可以使用低供 應(yīng)電壓，譬如1.2伏特的供應(yīng)電壓，用以降低功率消耗。另外，全數(shù)字式的電 路系統(tǒng)可以利用電阻晶體管邏輯(Resistor-Transistor Logic)設(shè)計(jì)技術(shù)達(dá)成，所 以可提高生產(chǎn)良品率。發(fā)明內(nèi)容依據(jù)本發(fā)明的實(shí)施例，其揭露一種基于數(shù)字延遲線的頻率合成器，包含 一積分三角調(diào)變器及一延遲線單元。積分三角調(diào)變器用以接收一周期控制字， 并根據(jù)周期控制字產(chǎn)生一相位選擇信號(hào)。延遲線單元用以根據(jù)相位選擇信號(hào)產(chǎn)生一輸出時(shí)鐘脈沖。其中積分三角調(diào)變器根據(jù)一基底數(shù)值執(zhí)行一進(jìn)位程序， 此基底數(shù)值為可調(diào)整，并可由延遲線單元所執(zhí)行的一校正程序而決定。依據(jù)本發(fā)明的實(shí)施例，另揭露一種基于數(shù)字延遲線的頻率合成器，包含 一積分三角調(diào)變器及一延遲線單元。積分三角銅變器用以接收一周期控制字， 并根據(jù)周期控制字產(chǎn)生一相位選擇信號(hào)。延遲線單元用以根據(jù)相位選擇信號(hào) 產(chǎn)生一輸出時(shí)鐘脈沖。其中周期控制字可被調(diào)整以補(bǔ)償因溫度變化所導(dǎo)致延 遲線單元的延遲時(shí)間變化。依據(jù)本發(fā)明的實(shí)施例，其另揭露一種補(bǔ)償一頻率合成器的溫度變化的方 法。此方法包含下述步驟，先取得一參考時(shí)鐘脈沖的一周期與一延遲線單元 的最小延遲時(shí)間的一關(guān)系，再根據(jù)所述的關(guān)系以決定一進(jìn)位程序的一基底數(shù) 值，所述的進(jìn)位程序由所述的頻率合成器的一積分三角調(diào)變器所執(zhí)行。依據(jù)本發(fā)明的實(shí)施例，其另揭露一種補(bǔ)償一頻率合成器的溫度變化的方 法。此方法包含下述步驟，先取得一參考時(shí)鐘脈沖的一周期與一延遲線單元 的最小延遲時(shí)間的一關(guān)系，再根據(jù)所述的關(guān)系以決定一周期控制字，所述的 周期控制字被饋入至所述的頻率合成器的一積分三角調(diào)變器。


圖1顯示依本發(fā)明實(shí)施例的一頻率合成器的結(jié)構(gòu)示意圖。 圖2為依本發(fā)明實(shí)施例的一頻率合成器的結(jié)構(gòu)示意圖。 圖3為依本發(fā)明實(shí)施例的延遲線單元的內(nèi)部結(jié)構(gòu)示意圖。圖4為圖3的數(shù)字延遲線的內(nèi)部結(jié)構(gòu)示意圖。圖5為應(yīng)用本發(fā)明頻率合成器以設(shè)計(jì)全數(shù)字工作周期校正電路的第一輔 助電路的方塊示意圖。圖6為圖5的第一觸變電路的內(nèi)部電路示意圖。圖7為應(yīng)用本發(fā)明頻率合成器設(shè)計(jì)的全數(shù)字工作周期校正電路的工作相 關(guān)信號(hào)時(shí)序圖，其中橫軸為時(shí)間軸。圖8為應(yīng)用本發(fā)明頻率合成器以設(shè)計(jì)全數(shù)字倍頻電路的第二輔助電路的 方塊示意圖。圖9為圖8的第二觸變電路的內(nèi)部電路示意圖。圖10為應(yīng)用本發(fā)明頻率合成器設(shè)計(jì)的全數(shù)字倍頻電路的工作相關(guān)信號(hào)時(shí)序圖，其中橫軸為時(shí)間軸。 附圖標(biāo)號(hào)100、200頻率合成器110、210周期控制字產(chǎn)生器120、220、236加法器130、232累加器140信號(hào)產(chǎn)生器150延遲鎖定回路160多工器170模擬鎖相回路233積分三角調(diào)變器235量化器2371/Z元件240信號(hào)值設(shè)定元件250延遲線單元351數(shù)字延遲線352延遲單元353內(nèi)定延遲線354相位檢測(cè)單元410開關(guān)控制單元500第一輔助電路510、 810第一升緣檢測(cè)器520、 820第二升緣檢測(cè)器530第一觸變電路610、 910觸變T型正反器6202輸入或門630、 930第一2輸入與門640、 940第二2輸入與門800第二輔助電路830第三升緣檢測(cè)器840第四升緣檢測(cè)器850第二觸變電路9204輸入或門950第三2輸入與門960第四2輸入與門Buf。 - Bd緩沖器Ci - C2、電容CA進(jìn)位信號(hào)CLKo第一輔助時(shí)鐘脈沖第二輔助時(shí)鐘脈沖CLK90第三輔助時(shí)鐘脈沖CLK270第四輔助時(shí)鐘脈沖CI^Kref參考時(shí)鐘脈沖CLKdiv第一時(shí)鐘脈沖CLK2nd第二時(shí)鐘脈沖CLK3rd第三時(shí)鐘脈沖CXK4th第四時(shí)鐘脈沖CLK5th第五時(shí)鐘脈沖CLKout輸出時(shí)鐘脈沖CLKtwf第二輸出時(shí)鐘脈沖PCW周期控制字s相位選擇信號(hào)Sacc累加值信號(hào)SC第二控制信號(hào)SD差值信號(hào)Sm第一控制信號(hào)Smc控制信號(hào)Stl第一觸發(fā)信號(hào)St2第二觸發(fā)信號(hào)St3第三觸發(fā)信號(hào)St4第四觸發(fā)信號(hào)SW! - SW2、開關(guān)vDD供應(yīng)電壓vref參考電壓具體實(shí)施方式
為讓本發(fā)明更顯而易懂，下文特舉頻率合成器的實(shí)施例配合所附圖式作 詳細(xì)說(shuō)明，但所提供的實(shí)施例并不用以限制本發(fā)明所涵蓋的范圍。請(qǐng)參考圖1，圖1顯示一頻率合成器100的結(jié)構(gòu)示意圖。頻率合成器100 包含一周期控制字(Period Control Word)產(chǎn)生器110、 一加法器(Adder)120、一 累加器(Accumulator)130、 一信號(hào)產(chǎn)生器140、 一延遲鎖定回路(Delay Locked Loop)150、 一多工器(Multiplexer)160、及一模擬鎖相回路170。加法器120包 含一第一輸入端及一第二輸入端，其中第一輸入端耦合于周期控制字產(chǎn)生器110，第二輸入端耦合于信號(hào)產(chǎn)生器140。信號(hào)產(chǎn)生器140用以產(chǎn)生一控制信 號(hào)Smc，饋入至加法器120的第二輸入端。周期控制字產(chǎn)生器110用以產(chǎn)生一周期控制字PCW，饋入至加法器120 的第一輸入端。加法器120執(zhí)行周期控制字PCW與控制信號(hào)Smc的加成處 理，用以產(chǎn)生一差值信號(hào)SD。累加器130從加法器120接收差值信號(hào)SD， 并將差值信號(hào)SD累加至一累加值信號(hào)Sacc(假設(shè)累加值信號(hào)Sacc為一 K位信 號(hào)，其中K為一正整數(shù))，也就是說(shuō)，執(zhí)行累加值信號(hào)Sacc的累加處理，同 時(shí)產(chǎn)生一進(jìn)位信號(hào)CA。 一般而言，當(dāng)有進(jìn)位發(fā)生時(shí)，進(jìn)位信號(hào)CA會(huì)從邏輯 "O"切換至邏輯"1"。不過(guò)累加器130可被設(shè)計(jì)以執(zhí)行N位信號(hào)的進(jìn)位處理， 其中N為不大于K的一正整數(shù)，換句話說(shuō)，對(duì)于K位累加值信號(hào)Sacc的信 號(hào)進(jìn)位處理，如同處理一N位累加值信號(hào)Sacc。信號(hào)產(chǎn)生器140提供控制信號(hào)Smc至加法器120，用以根據(jù)累加器130 所產(chǎn)生的進(jìn)位信號(hào)CA執(zhí)行一進(jìn)位重置程序，其中控制信號(hào)Smc為對(duì)應(yīng)于N 位信號(hào)的基底進(jìn)位數(shù)值2W的一負(fù)數(shù)。舉例而言，當(dāng)進(jìn)位信號(hào)CA從邏輯"0" 切換至邏輯"r時(shí)，信號(hào)產(chǎn)生器140會(huì)饋入數(shù)值為-2W的控制信號(hào)Smc至加法 器120，而當(dāng)進(jìn)位信號(hào)CA保持在邏輯"0"時(shí)，信號(hào)產(chǎn)生器140會(huì)饋入數(shù)值為 零的控制信號(hào)Smc至加法器120。延遲鎖定回路150接收具有預(yù)設(shè)頻率fref的一參考時(shí)鐘脈沖CLKref，并 根據(jù)參考時(shí)鐘脈沖CLKref產(chǎn)生復(fù)數(shù)個(gè)具有相同頻率但不同相位的時(shí)鐘脈沖 CKo，CK,…CK^p延遲鎖定回路150的工作原理為現(xiàn)有技術(shù)，所以不再贅述。多工器160耦合于累加器130及延遲鎖定回路150，用以接收累加值信號(hào) Sacc當(dāng)作一選擇信號(hào)，并根據(jù)累加值信號(hào)Sacc從復(fù)數(shù)個(gè)時(shí)鐘脈沖CKq，CK,… CK2N ,選出一時(shí)鐘脈沖作為輸出時(shí)鐘脈沖CLKout。模擬鎖相回路170接收輸 出時(shí)鐘脈沖CLKout，并據(jù)以產(chǎn)生倍頻于輸出時(shí)鐘脈沖CLKout的一第二輸出 時(shí)鐘脈沖CLKtwf，模擬鎖相回路170的倍頻處理也是現(xiàn)有技術(shù)，所以不再贅 述。圖2為依本發(fā)明實(shí)施例的一頻率合成器200的結(jié)構(gòu)示意圖。頻率合成器 200包含一周期控制字產(chǎn)生器210、 一積分三角調(diào)變器(Delta-Sigma Modulator)233、 一除頻器234、及一延遲線單元(Delay line Unit)250。周期控制字產(chǎn)生器210用以提供一周期控制字PCW。積分三角調(diào)變器233 可以有許多不同的設(shè)計(jì)結(jié)構(gòu)，舉例而言，在圖2中，積分三角調(diào)變器233包 含一加法器220、 一累加器232、及一量化器(Quantizer)235。累加器232為現(xiàn) 有技術(shù)，通?？捎梢患臃ㄆ?36及一 1/Z元件237組合而成。除頻器234執(zhí)行 一參考時(shí)鐘脈沖CLKref的除頻處理，用以產(chǎn)生一第一時(shí)鐘脈沖CLKdiv，第 一時(shí)鐘脈沖CLKdiv的頻率為參考時(shí)鐘脈沖CLKref的頻率的1/P或1/(P+l)， 其中P為一正整數(shù)。第一時(shí)鐘脈沖CLKdiv被饋入至積分三角調(diào)變器233及延 遲線單元250。加法器220用來(lái)將周期控制字PCW減去一第一控制信號(hào)Sm以產(chǎn)生一差 值信號(hào)SD。加法器220的信號(hào)運(yùn)算處理可以是邏輯補(bǔ)數(shù)加法處理，用以實(shí)質(zhì) 上執(zhí)行信號(hào)差值運(yùn)算處理。積分三角調(diào)變器233可產(chǎn)生一相位選擇信號(hào)S，在 此實(shí)施例中，相位選擇信號(hào)S為一K位信號(hào)，其中K為一正整數(shù)。積分三角 調(diào)變器233另可產(chǎn)生一進(jìn)位信號(hào)CA。除頻器234可根據(jù)進(jìn)位信號(hào)CA執(zhí)行參 考時(shí)鐘脈沖CLKref的除頻處理，用以產(chǎn)生第一時(shí)鐘脈沖CLKdiv，舉例而言， 當(dāng)進(jìn)位信號(hào)CA為邏輯"0"的信號(hào)時(shí)，將參考時(shí)鐘脈沖CLKref的頻率除以P 以產(chǎn)生第一時(shí)鐘脈沖CLKdiv，以及當(dāng)進(jìn)位信號(hào)CA為邏輯"l"的信號(hào)時(shí)，將 參考時(shí)鐘脈沖CLKref的頻率除以P+1以產(chǎn)生第一時(shí)鐘脈沖CLKdiv。因此， 除頻器234實(shí)質(zhì)上為一 P/P+l計(jì)數(shù)器，此P/P+l計(jì)數(shù)器可包含一漣波計(jì)數(shù)器， 此漣波計(jì)數(shù)器可具有復(fù)數(shù)個(gè)串接正反器以執(zhí)行參考時(shí)鐘脈沖CLKref的P或 P+l除頻程序，漣波計(jì)數(shù)器為現(xiàn)有技術(shù)，所以不再贅述。累加器232用來(lái)根據(jù)第一時(shí)鐘脈沖CLKdiv執(zhí)行相位選擇信號(hào)S的累加處 理，此累加處理以差值信號(hào)SD作為被累加的數(shù)值。延遲線單元250可根據(jù)相 位選擇信號(hào)S產(chǎn)生符合所需相位的輸出時(shí)鐘脈沖CLKout。量化器235耦合于累加器232以接收一累加值，量化器235可根據(jù)一預(yù)設(shè)信號(hào)值A(chǔ)以產(chǎn)生進(jìn)位 信號(hào)CA，舉例而言，若預(yù)設(shè)信號(hào)值A(chǔ)為55，則當(dāng)累加器232所輸出的累加 值達(dá)到55時(shí)，進(jìn)位信號(hào)CA會(huì)被設(shè)為邏輯"1"。在執(zhí)行進(jìn)位程序時(shí)，第一控 制信號(hào)Sm被設(shè)為預(yù)設(shè)信號(hào)值A(chǔ)，再利用加法器220將周期控制字PCW減去 第一控制信號(hào)Sm以產(chǎn)生差值信號(hào)SD，在不執(zhí)行進(jìn)位程序的情況下，第一控 制信號(hào)Sm被設(shè)為零。上述累加處理及進(jìn)位程序周期性地重復(fù)進(jìn)行。預(yù)設(shè)信號(hào)值A(chǔ)為在執(zhí)行進(jìn)位程序時(shí)，所需的基底數(shù)值或臨界數(shù)值。延遲 線單元250可執(zhí)行一校正程序以產(chǎn)生一第二控制信號(hào)SC,而預(yù)設(shè)信號(hào)值A(chǔ)即 可根據(jù)第二控制信號(hào)SC而產(chǎn)生。在一實(shí)施例中，預(yù)設(shè)信號(hào)值A(chǔ)可被儲(chǔ)存于 一信號(hào)值設(shè)定元件240，并用以當(dāng)作第一控制信號(hào)Sm。預(yù)設(shè)信號(hào)值A(chǔ)可為不 大于2K的數(shù)值，而被選擇的基底數(shù)值并不限于數(shù)值2N，其中N為不大于K 的正整數(shù)。 ,圖3為依本發(fā)明實(shí)施例的延遲線單元250的內(nèi)部結(jié)構(gòu)示意圖。延遲線單 元250包含一數(shù)字延遲線(Digital Delay Line)351、 一延遲單元352、 一內(nèi)定延 遲線(Dummy Delay Line)353、及一相位檢測(cè)單元354。數(shù)字延遲線351接收 第一時(shí)鐘脈沖CLKdiv及相位選擇信號(hào)S，用來(lái)根據(jù)相位選擇信號(hào)S對(duì)第一時(shí) 鐘脈沖CLKdiv執(zhí)行一延遲程序以產(chǎn)生輸出時(shí)鐘脈沖CLKout。圖4為圖3的數(shù)字延遲線351的內(nèi)部結(jié)構(gòu)示意圖。數(shù)字延遲線351包含 復(fù)數(shù)個(gè)串接緩沖器Bufo，Bufr"Bud、復(fù)數(shù)個(gè)電容d,C2…C2K.t、復(fù)數(shù)個(gè)開關(guān) SW^SWySWA!、及一開關(guān)控制單元410。所述的這些開關(guān)SWhSW2-SW2K ,分別串接于所述的這些電容Q，C2…C2、。所述的這些電容Q,C2…C2K,的每一個(gè)電容另耦合于一參考電壓Vref，參考電壓Vref可以是接地電壓或系統(tǒng)供 應(yīng)電壓。所述的這些開關(guān)SW!，SW2…SW2、的每一個(gè)開關(guān)另耦接于相鄰緩沖 器的對(duì)應(yīng)連接節(jié)點(diǎn)。開關(guān)控制單元410用以根據(jù)相位選擇信號(hào)S控制所述的 這些開關(guān)SW^SWySW,.!的每一個(gè)開關(guān)的導(dǎo)通截止?fàn)顟B(tài)。數(shù)字延遲線351所執(zhí)行的延遲程序由所述的這些開關(guān)SW,，SW2…SW,.,的每一個(gè)開關(guān)的導(dǎo)通截止?fàn)顟B(tài)所控制。舉例而言，當(dāng)一開關(guān)SWn導(dǎo)通時(shí)，對(duì) 應(yīng)于緩沖器Bllfn的延遲程序，就包含緩沖器Bufn的內(nèi)部延遲及電容Cn的充放 電延遲。但當(dāng)開關(guān)SWn截止時(shí)，對(duì)應(yīng)于緩沖器Buf:的延遲程序，就只包含緩 沖器Bufn的內(nèi)部延遲，而不包含電容Cn的充放電延遲。在執(zhí)行周期校正程序時(shí)，開關(guān)控制單元410會(huì)進(jìn)行一開關(guān)控制程序，用以根據(jù)遞增的相位選擇信號(hào)s，從開關(guān)sw,開始導(dǎo)通，依序?qū)ㄆ浜蟮拈_關(guān)，直到完成周期校正程序。若相位選擇信號(hào)S為K位信號(hào)時(shí)，則相位選擇信號(hào) S可用來(lái)控制2K個(gè)開關(guān)以執(zhí)行周期校正程序的延遲控制處理。換句話說(shuō)，K 值越大，則可控制的開關(guān)數(shù)目也越多，可用以提供更高的控制解析度或更大的控制范圍。此外，若所述的這些電容d，C2…C2K,的電容值越小，則對(duì)應(yīng)于幵關(guān)導(dǎo)通狀態(tài)的電容充放電延遲時(shí)間也越小，所以周期校正程序的延遲控制 解析度也就越高。延遲單元352接收第一時(shí)鐘脈沖CLKdiv，并根據(jù)參考時(shí)鐘脈沖CLKref 執(zhí)行第一時(shí)鐘脈沖CLKdiv的延遲處理以產(chǎn)生一第二時(shí)鐘脈沖CLK2nd，第二 時(shí)鐘脈沖CLK2nd為將第一時(shí)鐘脈沖CLKdiv延遲參考時(shí)鐘脈沖CLKref的一周 期時(shí)間所產(chǎn)生的時(shí)鐘脈沖。在一實(shí)施例中，延遲單元352可為一延遲D型正 反器(D-Flip/Flop)，此延遲D型正反器包含一D輸入端、 一閂鎖時(shí)鐘脈沖輸入 端、及一輸出端，其中D輸入端用以接收第一時(shí)鐘脈沖CLKdiv，閂鎖時(shí)鐘脈 沖輸入端用以接收參考時(shí)鐘脈沖CLKref，輸出端用以輸出第二時(shí)鐘脈沖(XK2nd 。內(nèi)定延遲線353接收第二時(shí)鐘脈沖CLK2nd，并執(zhí)行第二時(shí)鐘脈沖CLK2nd 的延遲處理以產(chǎn)生一第三時(shí)鐘脈沖CLK3rd。內(nèi)定延遲線353的內(nèi)部結(jié)構(gòu)可同 于圖4所示的數(shù)字延遲線351的內(nèi)部結(jié)構(gòu)，在一實(shí)施例中，執(zhí)行周期校正程 序時(shí)，設(shè)置于內(nèi)定延遲線353的所有開關(guān)可被預(yù)設(shè)為截止?fàn)顟B(tài)，也就是說(shuō)， 對(duì)應(yīng)于內(nèi)定延遲線353的延遲程序，就只包含內(nèi)定延遲線353的所有緩沖器 的內(nèi)部延遲，而不包含電容充放電延遲。內(nèi)定延遲線353的電路設(shè)計(jì)可以只包含復(fù)數(shù)個(gè)緩沖器，而不包含圖4所示的其他元件，或只包含復(fù)數(shù)個(gè)緩沖器 及至少一電容元件。相位檢測(cè)單元354接收輸出時(shí)鐘脈沖CLKout及第三時(shí)鐘脈沖CLK3rd，并 根據(jù)輸出時(shí)鐘脈沖CLKout及第三時(shí)鐘脈沖CLK3rd的相位關(guān)系以產(chǎn)生第二控 制信號(hào)SC。在一實(shí)施例中，相位檢測(cè)單元354可為一延遲D型正反器，此延 遲D型正反器包含一D輸入端、 一閂鎖時(shí)鐘脈沖輸入端、及一輸出端，其中 D輸入端用以接收輸出時(shí)鐘脈沖CLKout，閂鎖時(shí)鐘脈沖輸入端用以接收第三 時(shí)鐘脈沖CLK^，輸出端用以輸出第二控制信號(hào)SC，所以相位檢測(cè)單元354 可根據(jù)第三時(shí)鐘脈沖CLK^的升緣以閂鎖輸出時(shí)鐘脈沖CLKout而產(chǎn)生第二 控制信號(hào)SC。如圖3及圖4所示，對(duì)應(yīng)于輸出時(shí)鐘脈沖CLKout的延遲來(lái)自于數(shù)字延遲 線351基于所述的這些緩沖器BUfQ,Bufr"BUf2K !的內(nèi)部延遲與對(duì)應(yīng)于導(dǎo)通開 關(guān)的復(fù)數(shù)個(gè)電容的充放電延遲。對(duì)應(yīng)于第三時(shí)鐘脈沖CLK^的延遲來(lái)自于內(nèi) 定延遲線353基于所述的這些緩沖器Buf^BufW'Bu&K !的內(nèi)部延遲與延遲單 元352基于參考時(shí)鐘脈沖CLKref的一周期延遲。第三時(shí)鐘脈沖CLK3d的升緣 可閂鎖輸出時(shí)鐘脈沖CLKout的高準(zhǔn)位以產(chǎn)生具邏輯"l"的第二控制信號(hào)SC?；谏鲜隹芍?，當(dāng)數(shù)字延遲線351的所有開關(guān)SWhSW2'''SW2K !均截止 時(shí)，輸出時(shí)鐘脈沖CLKout與第三時(shí)鐘脈沖CLK3rd的延遲差值剛好等于參考 時(shí)鐘脈沖CLKref的一周期時(shí)間。因此，若控制所述的這些開關(guān)SW,，SWf SW2、的導(dǎo)通截止?fàn)顟B(tài)，使輸出時(shí)鐘脈沖CLKout的延遲多出參考時(shí)鐘脈沖 CLKref的一周期時(shí)間，則輸出時(shí)鐘脈沖CLKout的延遲就會(huì)等于第三時(shí)鐘脈 沖CLK3rd的延遲，即輸出時(shí)鐘脈沖CLKout與第三時(shí)鐘脈沖CLK3rd就會(huì)同相。所以，當(dāng)數(shù)字延遲線351的所述的這些開關(guān)SW),SW2…SW2、，從開關(guān) SW,開始導(dǎo)通，依序?qū)ㄆ浜蟮拈_關(guān)時(shí)，輸出時(shí)鐘脈沖CLKout與第三時(shí)鐘脈 沖CLK3rd的相位差就會(huì)逐漸縮小。當(dāng)輸出時(shí)鐘脈沖CLKout與第三時(shí)鐘脈沖CLK3rd的相位差縮小到零時(shí)，第三時(shí)鐘脈沖CLK3rd的升緣就會(huì)閂鎖到輸出時(shí)鐘脈沖CLKout的低準(zhǔn)位，相位檢測(cè)單元354因而輸出具邏輯"0"的第二控制 信號(hào)SC，換句話說(shuō)，相位檢測(cè)單元354輸出的第二控制信號(hào)SC切換為一補(bǔ) 數(shù)信號(hào)，如此就完成全數(shù)字式周期校正程序。若td表示數(shù)字延遲線351因一開關(guān)導(dǎo)通所導(dǎo)致的額外電容充放電延遲時(shí) 間，T表示參考時(shí)鐘脈沖CLKref的一周期時(shí)間，則由關(guān)系式T-A4d，可得到 一數(shù)值A(chǔ)，此數(shù)值A(chǔ)實(shí)質(zhì)上即為導(dǎo)通開關(guān)的數(shù)目，換句話說(shuō)，當(dāng)A個(gè)開關(guān)導(dǎo) 通時(shí)，因電容充放電所導(dǎo)致的額外延遲時(shí)間A*td實(shí)質(zhì)上就等于周期時(shí)間T。 此數(shù)值A(chǔ)即可作為在執(zhí)行進(jìn)位程序時(shí)所需的一基底數(shù)值。當(dāng)頻率合成器200 因操作溫度變化而導(dǎo)致工作特性漂移時(shí)，可根據(jù)上述程序以產(chǎn)生一新的數(shù)值 A，作為累加器232的新基底數(shù)值，用以補(bǔ)償因溫度變化造成的特性漂移。此外，第二控制信號(hào)SC也可用以執(zhí)行輸出時(shí)鐘脈沖CLKout的周期微調(diào) 處理，即當(dāng)頻率合成器200因元件老化、溫度變化或其他因素導(dǎo)致工作特性 漂移，使執(zhí)行周期校正程序所需的延遲操作偏離正常操作狀況時(shí)，由于延遲 線單元250執(zhí)行閂鎖操作以產(chǎn)生第二控制信號(hào)SC的閂鎖時(shí)間偏離正常閂鎖時(shí) 間，使信號(hào)值設(shè)定元件240執(zhí)行進(jìn)位操作以產(chǎn)生第一控制信號(hào)Sm的時(shí)間控制 也會(huì)偏離正常運(yùn)作狀況，在此種狀況下，周期控制字產(chǎn)生器210就可根據(jù)第 二控制信號(hào)SC調(diào)整周期控制字PCW的數(shù)值，用以補(bǔ)償工作特性漂移而產(chǎn)生 穩(wěn)定的輸出時(shí)鐘脈沖CLKout。舉例而言，若Tdesirable表示輸出時(shí)鐘脈沖CLKout的期望周期，Tvariation 表示輸出時(shí)鐘脈沖CLKout因工作特性漂移而導(dǎo)致的誤差周期，則在第二控制 信號(hào)SC切換為補(bǔ)數(shù)信號(hào)時(shí)，周期控制字產(chǎn)生器210可計(jì)算誤差周期Tvariaticm 對(duì)期望周期Tdesirable的一比值R，并將周期控制字PCW除以此比值R，用 以補(bǔ)償輸出時(shí)鐘脈沖CLKout的周期誤差，使輸出時(shí)鐘脈沖CLKout的周期從 誤差周期Tvariation恢復(fù)為期望周期Tdesimble。依本發(fā)明的全數(shù)字頻率合成器200可被應(yīng)用來(lái)設(shè)計(jì)一全數(shù)字工作周期校 正電路，用以將頻率合成器200可被簡(jiǎn)單地變更以輸出一第一輔助時(shí)鐘脈沖CLKo及一第二輔 助時(shí)鐘脈沖CLK18Q，第一輔助時(shí)鐘脈沖CLKo為當(dāng)周期控制字PCW為零時(shí)所 輸出的時(shí)鐘脈沖，第二輔助時(shí)鐘脈沖CLK咖為當(dāng)周期控制字PCW為半預(yù)設(shè) 信號(hào)值時(shí)所輸出的時(shí)鐘脈沖，即第二輔助時(shí)鐘脈沖CLK咖和第一輔助時(shí)鐘脈 沖CLKo的相位差為180度。圖5為應(yīng)用本發(fā)明頻率合成器200以設(shè)計(jì)全數(shù)字工作周期校正電路的第 一輔助電路500的方塊示意圖。第一輔助電路500包含一第一升緣檢測(cè)器510、 一第二升緣檢測(cè)器520、及一第一觸變電路530。第一升緣檢測(cè)器510接收第 一輔助時(shí)鐘脈沖CLKQ，并根據(jù)第一輔助時(shí)鐘脈沖CLKo的升緣產(chǎn)生一第一觸 發(fā)信號(hào)Stl。第二升緣檢測(cè)器520接收第二輔助時(shí)鐘脈沖CLK,8。，并根據(jù)第二 輔助時(shí)鐘脈沖CLK18。的升緣產(chǎn)生一第二觸發(fā)信號(hào)St2。第一觸變電路530接 收第一觸發(fā)信號(hào)Stl及第二觸發(fā)信號(hào)St2，并根據(jù)第一觸發(fā)信號(hào)Stl及第二觸 發(fā)信號(hào)St2產(chǎn)生一第四時(shí)鐘脈沖CLK4th。當(dāng)?shù)谝挥|變電路530接收到第一觸發(fā) 信號(hào)Stl的一脈波時(shí)，將第四時(shí)鐘脈沖CLK4th從邏輯"O"切換至邏輯"1"， 當(dāng)?shù)谝挥|變電路530接收到第二觸發(fā)信號(hào)St2的一脈波時(shí)，將第四時(shí)鐘脈沖 CLK^從邏輯"l"切換至邏輯"0"。第一升緣檢測(cè)器510及第二升緣檢測(cè)器520的電路設(shè)計(jì)可根據(jù)下述的簡(jiǎn) 單邏輯電路完成。升緣檢測(cè)器可包含一 2輸入與門(AND Gate)與一反相門 (NOT Gate),升緣檢測(cè)器的輸入時(shí)鐘脈沖同時(shí)饋送至反相門的輸入端及2輸入 與門的一輸入端，反相門的輸出端耦接至2輸入與門的另一輸入端，2輸入與 門的輸出端即用以輸出對(duì)應(yīng)于輸入時(shí)鐘脈沖的升緣的脈波。上述升緣檢測(cè)器 為現(xiàn)有技術(shù)，所以不再贅述。圖6為圖5的第一觸變電路530的內(nèi)部電路示意圖。第一觸變電路530 包含一觸變T型正反器610、 一2輸入或門(ORGate)620、 一第一2輸入與門 630、及一第二2輸入與門640。觸變T型正反器610包含一T輸入端、 一閂 鎖時(shí)鐘脈沖輸入端、 一第一輸出端Q、及一第二輸出端Qbar(5)， T輸入端耦合于供應(yīng)電壓VDD，第一輸出端Q用以輸出第四時(shí)鐘脈沖CLK4th，第二輸出端Qbar用以輸出第四時(shí)鐘脈沖CLK4th的補(bǔ)數(shù)邏輯信號(hào)。觸變T型正反器610 在觸發(fā)脈波輸入至閂鎖時(shí)鐘脈沖輸入端時(shí)，將第一輸出端Q及第二輸出端 Qbar輸出的邏輯信號(hào)切換為反相的邏輯信號(hào)。當(dāng)?shù)谒臅r(shí)鐘脈沖CLK4th保持在邏輯"0"時(shí)，即第一輸出端Q輸出邏輯"0"， 而第二輸出端Qbar輸出邏輯"1"，此時(shí)因第一輸出端Q所輸出的邏輯"0"被 饋送至第二 2輸入與門640的一輸入端，所以輸入至第二 2輸入與門640的 另一輸入端的第二觸發(fā)信號(hào)St2就被除能，又因第二輸出端Qbar所輸出的邏 輯"l"被饋送至第一 2輸入與門630的一輸入端，所以輸入至第一 2輸入與 門630的另一輸入端的第一觸發(fā)信號(hào)Stl就被致能。在此種狀況下，第一觸發(fā) 信號(hào)Stl可經(jīng)由第一 2輸入與門630及2輸入或門620而輸入至觸變T型正 反器610的閂鎖時(shí)鐘脈沖輸入端，即觸變T型正反器610受控于第一觸發(fā)信 號(hào)Stl。當(dāng)?shù)谝挥|發(fā)信號(hào)Stl輸入一脈波時(shí)，第一輸出端Q的輸出會(huì)切換為邏 輯"1"，第二輸出端Qbar的輸出會(huì)切換為邏輯"0"，即第四時(shí)鐘脈沖CLK她 的邏輯信號(hào)會(huì)切換為邏輯"1"。當(dāng)?shù)谒臅r(shí)鐘脈沖CLK4th保持在邏輯"r時(shí)，即第一輸出端Q輸出邏輯"r，而第二輸出端Qbar輸出邏輯"0"，此時(shí)因第一輸出端Q所輸出的邏輯"l，，被 饋送至第二 2輸入與門640的一輸入端，所以輸入至第二 2輸入與門640的 另一輸入端的第二觸發(fā)信號(hào)St2就被致能，又因第二輸出端Qbar所輸出的邏 輯"0"被饋送至第一 2輸入與門630的一輸入端，所以輸入至第一 2輸入與 門630的另一輸入端的第一觸發(fā)信號(hào)Stl就被除能。在此種狀況下，第二觸發(fā) 信號(hào)St2可經(jīng)由第二 2輸入與門640及2輸入或門620而輸入至觸變T型正 反器610的閂鎖時(shí)鐘脈沖輸入端，即觸變T型正反器610受控于第二觸發(fā)信 號(hào)St2。當(dāng)?shù)诙|發(fā)信號(hào)St2輸入一脈波時(shí)，第一輸出端Q的輸出會(huì)切換為邏 輯"0"，第二輸出端Qbar的輸出會(huì)切換為邏輯"1"，即第四時(shí)鐘脈沖CLK她 的邏輯信號(hào)會(huì)切換為邏輯"0"?；谏鲜隹芍?，第一觸發(fā)信號(hào)Stl的脈波用以將第四時(shí)鐘脈沖CLK4th的邏輯信號(hào)，從邏輯"0"切換為邏輯"1"，第二觸發(fā)信號(hào)St2的脈波用以將第四 時(shí)鐘脈沖CLK4th的邏輯信號(hào)，從邏輯"r切換為邏輯"o"。由于第一輔助時(shí)鐘脈沖CLK。的升緣與第二輔助時(shí)鐘脈沖CLK咖的升緣的時(shí)間差剛好為第一 輔助時(shí)鐘脈沖CLK()的周期的一半，所以第一觸發(fā)信號(hào)Stl的脈波與第二觸發(fā) 信號(hào)St2的脈波的時(shí)間差也剛好為第一輔助時(shí)鐘脈沖CLK。的周期的一單。圖7為應(yīng)用本發(fā)明頻率合成器200設(shè)計(jì)的全數(shù)字工作周期校正電路的工 作相關(guān)信號(hào)時(shí)序圖，其中橫軸為時(shí)間軸。在圖7中，由上往下的信號(hào)分別為 第一輔助時(shí)鐘脈沖CLKq、第一觸發(fā)信號(hào)Stl、第二輔助時(shí)鐘脈沖CLK,80、第 二觸發(fā)信號(hào)St2、及第四時(shí)鐘脈沖CLK4th。如圖7所示，第一觸發(fā)信號(hào)Stl為 一系列的向上箭頭符號(hào)所表示的脈沖序列，第一觸發(fā)信號(hào)Stl的每一脈沖分別 對(duì)應(yīng)到第一輔助時(shí)鐘脈沖CLKo的每一升緣。又如圖7所示，第二觸發(fā)信號(hào) St2也為一系列的向上箭頭符號(hào)所表示的脈沖序列，第二觸發(fā)信號(hào)St2的每一 脈沖分別對(duì)應(yīng)到第二輔助時(shí)鐘脈沖CLK^的每一升緣。當(dāng)?shù)谝挥|發(fā)信號(hào)Stl 發(fā)生一脈沖時(shí)，第四時(shí)鐘脈沖CLK4th的邏輯信號(hào)從邏輯"O"切換為邏輯"1"， 當(dāng)?shù)诙|發(fā)信號(hào)St2發(fā)生一脈沖時(shí)，第四時(shí)鐘脈沖CLK4th的邏輯信號(hào)從邏輯 "r切換為邏輯"O"。很顯然地，第四時(shí)鐘脈沖CLK4th為具工作周期剛好為 50%的時(shí)鐘脈沖，也就是說(shuō)，本發(fā)明全數(shù)字頻率合成器200可被應(yīng)用來(lái)設(shè)計(jì)全 數(shù)字工作周期校正電路，用以產(chǎn)生工作周期剛好為50%的時(shí)鐘脈沖。在根據(jù)上述而為熟悉相關(guān)技術(shù)者可簡(jiǎn)單地?fù)?jù)以變更的另一實(shí)施例中，第 一輔助電路500的第一升緣檢測(cè)器510及第二升緣檢測(cè)器520可被省略，即 第一輔助時(shí)鐘脈沖CLK。與第二輔助時(shí)鐘脈沖CLK則均直接饋入至第一觸變 電路530，所以當(dāng)?shù)谝挥|變電路530檢測(cè)到第一輔助時(shí)鐘脈沖CLKQ的升緣時(shí)， 即將第四時(shí)鐘脈沖CLK4th的邏輯信號(hào)從邏輯"O"切換為邏輯"1"，而當(dāng)?shù)谝?觸變電路530檢測(cè)到第二輔助時(shí)鐘脈沖CLK18Q的升緣時(shí)，即將第四時(shí)鐘脈沖 CLK4th的邏輯信號(hào)從邏輯"l"切換為邏輯"0"。依本發(fā)明的全數(shù)字頻率合成器200亦可被應(yīng)用來(lái)設(shè)計(jì)一全數(shù)字倍頻電路，用以執(zhí)行時(shí)鐘脈沖的倍頻處理。頻率合成器200可被簡(jiǎn)單地變更以輸出一第 一輔助時(shí)鐘脈沖CLK。、 一第二輔助時(shí)鐘脈沖CLK卿、 一第三輔助時(shí)鐘脈沖 CLK9Q、及一第四輔助時(shí)鐘脈沖CLK27Q，第一輔助時(shí)鐘脈沖CLKQ為當(dāng)周期控 制字PCW為零時(shí)所輸出的時(shí)鐘脈沖，第二輔助時(shí)鐘脈沖CLK^為當(dāng)周期控 制字PCW為半預(yù)設(shè)信號(hào)值時(shí)所輸出的時(shí)鐘脈沖，第三輔助時(shí)鐘脈沖CLK90 為當(dāng)周期控制字PCW為1/4預(yù)設(shè)信號(hào)值時(shí)所輸出的時(shí)鐘脈沖，第四輔助時(shí)鐘 脈沖CLK^為當(dāng)周期控制字PCW為3/4預(yù)設(shè)信號(hào)值時(shí)所輸出的時(shí)鐘脈沖。在 此種狀況下，第二輔助時(shí)鐘脈沖CLK咖和第一輔助時(shí)鐘脈沖CLK。的相位差 為180度，第三輔助時(shí)鐘脈沖CLK9o和第一輔助時(shí)鐘脈沖CLKo的相位差為 90度，第四輔助時(shí)鐘脈沖CLK27o和第一輔助時(shí)鐘脈沖CLKo的相位差為270 度。圖8為應(yīng)用本發(fā)明頻率合成器200以設(shè)計(jì)全數(shù)字倍頻電路的第二輔助電 路800的方塊示意圖。第二輔助電路800包含一第一升緣檢測(cè)器810、 一第二 升緣檢測(cè)器820、 一第三升緣檢測(cè)器830、 一第四升緣檢測(cè)器840、及一第二 觸變電路850。第一升緣檢測(cè)器810接收第一輔助時(shí)鐘脈沖CLKo，并根據(jù)第 一輔助時(shí)鐘脈沖CLKo的升緣產(chǎn)生一第一觸發(fā)信號(hào)Str。第二升緣檢測(cè)器820 接收第二輔助時(shí)鐘脈沖CLK咖，并根據(jù)第二輔助時(shí)鐘脈沖CLK18Q的升緣產(chǎn)生 一第二觸發(fā)信號(hào)St2。第三升緣檢測(cè)器830接收第三輔助時(shí)鐘脈沖CLK9Q，并 根據(jù)第三輔助時(shí)鐘脈沖CLK9G的升緣產(chǎn)生一第三觸發(fā)信號(hào)St3。第四升緣檢測(cè) 器840接收第四輔助時(shí)鐘脈沖CLK27Q，并根據(jù)第四輔助時(shí)鐘脈沖CLK27。的升 緣產(chǎn)生一第四觸發(fā)信號(hào)St4。第二觸變電路850接收第一觸發(fā)信號(hào)Stl、第二觸發(fā)信號(hào)St2、第三觸發(fā) 信號(hào)St3、及第四觸發(fā)信號(hào)St4，并根據(jù)第一至第四觸發(fā)信號(hào)Stl- St4產(chǎn)生一 第五時(shí)鐘脈沖CLKsth。當(dāng)?shù)诙|變電路850接收到第一觸發(fā)信號(hào)Stl或第二觸 發(fā)信號(hào)St2的一脈沖時(shí)，將第五時(shí)鐘脈沖CLK5th的邏輯信號(hào)從邏輯"O"切換為邏輯"1"。當(dāng)?shù)诙|變電路850接收到第三觸發(fā)信號(hào)St3或第四觸發(fā)信號(hào) St4的一脈沖時(shí)，將第五時(shí)鐘脈沖CLK5th的邏輯信號(hào)從邏輯"l"切換為邏賞'0"。 第一至第四升緣檢測(cè)器810-840的電路設(shè)計(jì)可同于前述第一升緣檢測(cè)器510 及第二升緣檢測(cè)器520的電路設(shè)計(jì)，所以不再贅述。圖9為圖8的第二觸變電路850的內(nèi)部電路示意圖。第二觸變電路850 包含一觸變T型正反器910、 一4輸入或門920、 一第一2輸入與門930、 一 第二2輸入與門940、 一第三2輸入與門950、及一第四2輸入與門960。觸 變T型正反器910包含一T輸入端、 一閂鎖時(shí)鐘脈沖輸入端、 一第一輸出端 Q、及一第二輸出端Qbar， T輸入端耦合于供應(yīng)電壓VDD，第一輸出端Q用 以輸出第五時(shí)鐘脈沖CLK5th，第二輸出端Qbar用以輸出第五時(shí)鐘脈沖CLK5th 的補(bǔ)數(shù)邏輯信號(hào)。觸變T型正反器910在觸發(fā)脈波輸入至閂鎖時(shí)鐘脈沖輸入 端時(shí)，將第一輸出端Q及第二輸出端Qbar輸出的邏輯信號(hào)切換為反相的邏輯 信號(hào)。當(dāng)?shù)谖鍟r(shí)鐘脈沖CLK5th保持在邏輯"0"時(shí)，即第一輸出端Q輸出邏輯"O"， 而第二輸出端Qbar輸出邏輯"1"，此時(shí)因第一輸出端Q所輸出的邏輯"0"被 饋送至第三2輸入與門950的一輸入端及第四2輸入與門960的一輸入端， 所以輸入至第三2輸入與門950的另一輸入端的第三觸發(fā)信號(hào)St3就被除能， 且輸入至第四2輸入與門960的另一輸入端的第四觸發(fā)信號(hào)St4也被除能，又 因第二輸出端Qbar所輸出的邏輯"l"被饋送至第一 2輸入與門930的一輸入 端及第二 2輸入與門940的一輸入端，所以輸入至第一 2輸入與門930的另 一輸入端的第一觸發(fā)信號(hào)Stl就被致能，且輸入至第二 2輸入與門940的另一 輸入端的第二觸發(fā)信號(hào)St2也被致能。在此種狀況下，第一觸發(fā)信號(hào)Stl可經(jīng) 由第一2輸入與門930及4輸入或門920而輸入至觸變T型正反器910的閂 鎖時(shí)鐘脈沖輸入端，且第二觸發(fā)信號(hào)St2可經(jīng)由第二 2輸入與門940及4輸入 或門920而輸入至觸變T型正反器910的閂鎖時(shí)鐘脈沖輸入端，即觸變T型 正反器910受控于第一觸發(fā)信號(hào)Stl及第二觸發(fā)信號(hào)St2。當(dāng)?shù)谝挥|發(fā)信號(hào)Stl或第二觸發(fā)信號(hào)St2輸入一脈波時(shí)，第一輸出端Q的輸出會(huì)切換為邏輯"1"，第二輸出端Qbar的輸出會(huì)切換為邏輯"0"，即第五時(shí)鐘脈沖CLK5th的邏輯信 號(hào)會(huì)切換為邏輯"1"。當(dāng)?shù)谖鍟r(shí)鐘脈沖CLK5th保持在邏輯"l"時(shí)，即第一輸出端Q輸出邏輯"l"， 而第二輸出端Qbar輸出邏輯"0"，此時(shí)因第一輸出端Q所輸出的邏輯"l"被 饋送至第三2輸入與門950的一輸入端及第四2輸入與門960的一輸入端， 所以輸入至第三2輸入與門950的另一輸入端的第三觸發(fā)信號(hào)St3就被致能， 且輸入至第四2輸入與門960的另一輸入端的第四觸發(fā)信號(hào)St4也被致能，又 因第二輸出端Qbar所輸出的邏輯"0"被饋送至第一 2輸入與門930的一輸入 端及第二 2輸入與門940的一輸入端，所以輸入至第一 2輸入與門930的另 一輸入端的第一觸發(fā)信號(hào)Stl就被除能，且輸入至第二 2輸入與門940的另一 輸入端的第二觸發(fā)信號(hào)St2也被除能。在此種狀況下，第三觸發(fā)信號(hào)St3可經(jīng) 由第三2輸入與門950及4輸入或門920而輸入至觸變T型正反器910的閂 鎖時(shí)鐘脈沖輸入端，且第四觸發(fā)信號(hào)St4可經(jīng)由第四2輸入與門960及4輸入 或門920而輸入至觸變T型正反器910的閂鎖時(shí)鐘脈沖輸入端，即觸變T型 正反器910受控于第三觸發(fā)信號(hào)St3及第四觸發(fā)信號(hào)St4。當(dāng)?shù)谌|發(fā)信號(hào)St3 或第四觸發(fā)信號(hào)St4輸入一脈波時(shí)，第一輸出端Q的輸出會(huì)切換為邏輯"0"， 第二輸出端Qbar的輸出會(huì)切換為邏輯"1"，即第五時(shí)鐘脈沖CLK5th的邏輯信 號(hào)會(huì)切換為邏輯"0"。基于上述可知，第一觸發(fā)信號(hào)Stl及第二觸發(fā)信號(hào)St2的脈波用以將第五 時(shí)鐘脈沖CLK她的邏輯信號(hào)，從邏輯"0"切換為邏輯"1"。第三觸發(fā)信號(hào)St3 及第四觸發(fā)信號(hào)St4的脈波用以將第五時(shí)鐘脈沖CLKsth的邏輯信號(hào)，從邏輯 "r切換為邏輯"0"。由于第二輔助時(shí)鐘脈沖CLK咖的升緣與第一輔助時(shí)鐘 脈沖CLKo的升緣的時(shí)間差剛好為第一輔助時(shí)鐘脈沖CLKo的周期的一半，所 以第二觸發(fā)信號(hào)St2的脈波與第一觸發(fā)信號(hào)Stl的脈波的時(shí)間差也剛好為第一 輔助時(shí)鐘脈沖CLK。的周期的一半。由于第三輔助時(shí)鐘脈沖CLK9o的升緣與第一輔助時(shí)鐘脈沖CLKo的升緣的時(shí)間差剛好為第一輔助時(shí)鐘脈沖CLKo的周期 的1/4，所以第三觸發(fā)信號(hào)St3的脈波與第一觸發(fā)信號(hào)Stl的脈波的時(shí)間差也 剛好為第一輔助時(shí)鐘脈沖CLKo的周期的1/4。由于第四輔助對(duì)鐘脈沖CLK270 的升緣與第一輔助時(shí)鐘脈沖CLK。的升緣的時(shí)間差剛好為第一輔助時(shí)鐘脈沖 CLK。的周期的3/4，所以第四觸發(fā)信號(hào)St4的脈波與第一觸發(fā)信號(hào)Stl的脈波 的時(shí)間差也剛好為第一輔助時(shí)鐘脈沖CLKo的周期的3/4。圖10為應(yīng)用本發(fā)明頻率合成器200設(shè)計(jì)的全數(shù)字倍頻電路的工作相關(guān)信 號(hào)時(shí)序圖，其中橫軸為時(shí)間軸。在圖10中，由上往下的信號(hào)分別為第一輔助 時(shí)鐘脈沖CLKo、第一觸發(fā)信號(hào)Stl、第二輔助時(shí)鐘脈沖CLK^。、第二觸發(fā)信 號(hào)St2、第三輔助時(shí)鐘脈沖CLK9G、第三觸發(fā)信號(hào)St3、第四輔助時(shí)鐘脈沖 CLK2TO、第四觸發(fā)信號(hào)St4、及第五時(shí)鐘脈沖CLK5th。如圖10所示，第一觸 發(fā)信號(hào)Stl為一系列的向上箭頭符號(hào)所表示的脈沖序列，第一觸發(fā)信號(hào)Stl的 每一脈沖分別對(duì)應(yīng)到第一輔助時(shí)鐘脈沖CLKc的每一升緣。又如圖IO所示， 第二觸發(fā)信號(hào)St2也為一系列的向上箭頭符號(hào)所表示的脈沖序列，第二觸發(fā)信 號(hào)St2的每一脈沖分別對(duì)應(yīng)到第二輔助時(shí)鐘脈沖CLK則的每一升緣。又如圖 10所示，第三觸發(fā)信號(hào)St3也為一系列的向上箭頭符號(hào)所表示的脈沖序列， 第三觸發(fā)信號(hào)St3的每一脈沖分別對(duì)應(yīng)到第三輔助時(shí)鐘脈沖CLK卯的每一升 緣。又如圖10所示，第四觸發(fā)信號(hào)St4也為一系列的向上箭頭符號(hào)所表示的 脈沖序列，第四觸發(fā)信號(hào)St4的每一脈沖分別對(duì)應(yīng)到第四輔助時(shí)鐘脈沖CLK27Q 的每一升緣。當(dāng)?shù)谝挥|發(fā)信號(hào)Stl或第二觸發(fā)信號(hào)St2發(fā)生一脈沖時(shí)，第五時(shí)鐘脈沖 CLK5th的邏輯信號(hào)從邏輯"O"切換為邏輯"1"，當(dāng)?shù)谌|發(fā)信號(hào)St3或第四觸 發(fā)信號(hào)St4發(fā)生一脈沖時(shí)，第五時(shí)鐘脈沖CLK5th的邏輯信號(hào)從邏輯"l"切換 為邏輯"O"。很顯然地，第五時(shí)鐘脈沖CLK5th的頻率為第一輔助時(shí)鐘脈沖CLKo 的頻率的二倍，也就是說(shuō)，本發(fā)明全數(shù)字頻率合成器200可被應(yīng)用來(lái)設(shè)計(jì)全 數(shù)字倍頻電路，用以產(chǎn)生倍頻的時(shí)鐘脈沖。在根據(jù)上述而為熟悉相關(guān)技術(shù)者可簡(jiǎn)單地?fù)?jù)以變更的另一實(shí)施例中，第二輔助電路800的第一至第四升緣檢測(cè)器810-840可被省略，即第一輔助時(shí)鐘 脈沖CLKo、第二輔助時(shí)鐘脈沖CLK,第三輔助時(shí)鐘脈沖CLK9Q、及第四輔 助時(shí)鐘脈沖CLK27Q均直接饋入至第二觸變電路850，所以當(dāng)?shù)诙|變電路850 檢測(cè)到第一輔助時(shí)鐘脈沖CLKo或第二輔助時(shí)鐘脈沖CLK削的升緣時(shí)，即將 第五時(shí)鐘脈沖CLK5th的邏輯信號(hào)從邏輯"O"切換為邏輯"1"，而當(dāng)?shù)诙|變 電路850檢測(cè)到第三輔助時(shí)鐘脈沖CLK9o或第四輔助時(shí)鐘脈沖CLK27Q的升緣 時(shí)，即將第五時(shí)鐘脈沖CLK5th的邏輯信號(hào)從邏輯"l"切換為邏輯"0"。由上述可知，依本發(fā)明實(shí)施例的全數(shù)字頻率合成器200可用來(lái)提供全數(shù) 字系統(tǒng)設(shè)計(jì)的時(shí)鐘脈沖產(chǎn)生電路，使時(shí)鐘脈沖產(chǎn)生電路具有高噪聲耐受度、 高裝置耐用度、及低功率消耗的特性，此外，全數(shù)字頻率合成器200可以利 用電阻晶體管邏輯設(shè)計(jì)技術(shù)達(dá)成，因此可提高生產(chǎn)良品率。雖然本發(fā)明已以實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何具有 本發(fā)明所屬技術(shù)領(lǐng)域的通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可 作各種更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)以權(quán)利要求書所界定的為準(zhǔn)。
權(quán)利要求
1.一種基于數(shù)字延遲線的頻率合成器，其特征在于，所述的頻率合成器包含一積分三角調(diào)變器，用以接收一周期控制字，并根據(jù)所述的周期控制字產(chǎn)生一相位選擇信號(hào)；以及一延遲線單元，用以根據(jù)所述的相位選擇信號(hào)產(chǎn)生一輸出時(shí)鐘脈沖；其中所述的積分三角調(diào)變器根據(jù)一基底數(shù)值執(zhí)行一進(jìn)位程序，所述的基底數(shù)值為可調(diào)整，所述的基底數(shù)值可由所述的延遲線單元所執(zhí)行的一校正程序而決定。
2. 如權(quán)利要求1所述的頻率合成器，其特征在于，所述的頻率合成器另 包含一周期控制字產(chǎn)生器，用以產(chǎn)生所述的周期控制字。
3. 如權(quán)利要求1所述的頻率合成器，其特征在于，其中所述的積分三角 調(diào)變器包含一加法器，用來(lái)執(zhí)行所述的周期控制字與一第一控制信號(hào)的加成處理以 產(chǎn)生一差值信號(hào)；以及一信號(hào)值設(shè)定元件，用以產(chǎn)生所述的第一控制信號(hào)； 其中所述的積分三角調(diào)變器根據(jù)所述的差值信號(hào)以產(chǎn)生一進(jìn)位信號(hào)。
4. 如權(quán)利要求3所述的頻率合成器，其特征在于，所述的頻率合成器另 包含一除頻器，用來(lái)執(zhí)行一第一時(shí)鐘脈沖的除頻處理以產(chǎn)生一第二時(shí)鐘脈沖， 所述的第二時(shí)鐘脈沖被饋入至所述的延遲線單元。
5. 如權(quán)利要求4所述的頻率合成器，其特征在于，其中所述的延遲線單 元根據(jù)所述的除頻器所產(chǎn)生的所述的第二時(shí)鐘脈沖及所述的積分三角調(diào)變器 所產(chǎn)生的所述的相位選擇信號(hào)，產(chǎn)生所述的輸出時(shí)鐘脈沖及一第二控制信號(hào)。
6. 如權(quán)利要求5所述的頻率合成器，其特征在于，其中所述的信號(hào)值設(shè)定元件接收所述的進(jìn)位信號(hào)及所述的第二控制信號(hào)，并提供所述的第一控制 信號(hào)至所述的加法器以執(zhí)行所述的進(jìn)位程序。
7. 如權(quán)利要求6所述的頻率合成器，其特征在于，其中所述的延遲線單元包含一數(shù)字延遲線，用以接收所述的第二時(shí)鐘脈沖，并根據(jù)所述的相位選擇信號(hào)產(chǎn)生所述的輸出時(shí)鐘脈沖；一延遲單元，用以接收所述的第二時(shí)鐘脈沖，并產(chǎn)生一第二延遲時(shí)鐘脈沖；一內(nèi)定延遲線，用以接收所述的第二延遲時(shí)鐘脈沖，并產(chǎn)生一第三時(shí)鐘 脈沖；以及一相位檢測(cè)單元，用以接收所述的輸出時(shí)鐘脈沖及所述的第三時(shí)鐘脈沖， 并根據(jù)所述的輸出時(shí)鐘脈沖與所述的第三時(shí)鐘脈沖的一相位關(guān)系產(chǎn)生所述的 第二控制信號(hào)。
8. 如權(quán)利要求7所述的頻率合成器，其特征在于，其中所述的延遲單元 包含一延遲D型正反器，所述的延遲D型正反器包含一D輸入端，用以接收所述的第二時(shí)鐘脈沖； 一閂鎖時(shí)鐘脈沖輸入端，用以接收所述的第一時(shí)鐘脈沖；以及 一輸出端，用以輸出所述的第二延遲時(shí)鐘脈沖；其中所述的延遲D型正反器根據(jù)所述的第一時(shí)鐘脈沖閂鎖所述的第二時(shí) 鐘脈沖以產(chǎn)生所述的第二延遲時(shí)鐘脈沖。
9. 如權(quán)利要求7所述的頻率合成器，其特征在于，其中所述的相位檢測(cè) 單元包含一延遲D型正反器，所述的延遲D型正反器包含一D輸入端，用以接收所述的輸出時(shí)鐘脈沖； 一閂鎖時(shí)鐘脈沖輸入端，用以接收所述的第三時(shí)鐘脈沖；以及 一輸出端，用以輸出所述的第二控制信號(hào)；其中所述的延遲D型正反器根據(jù)所述的第三時(shí)鐘脈沖閂鎖所述的輸出時(shí)鐘脈沖以產(chǎn)生所述的第二控制信號(hào)。
10. 如權(quán)利要求6所述的頻率合成器，其特征在于，其中所述的積分三角 調(diào)變器另包含:一累加器，用以接收所述的加法器所產(chǎn)生的所述的差值信號(hào)，并產(chǎn)生所 述的相位選擇信號(hào)及所述的進(jìn)位信號(hào)。
11. 如權(quán)利要求10所述的頻率合成器，其特征在于，其中所述的除頻器為一 P/P+l計(jì)數(shù)器，所述的P/P+l計(jì)數(shù)器接收所述的第一時(shí)鐘脈沖及所述的進(jìn)位信號(hào)，所述的P/P+l計(jì)數(shù)器根據(jù)所述的進(jìn)位信號(hào)將所述的第一時(shí)鐘脈沖的頻率除以P或P+1，所述的P/P+1計(jì)數(shù)器包含一漣波計(jì)數(shù)器，所述的漣波計(jì) 數(shù)器具有復(fù)數(shù)個(gè)串接正反器以執(zhí)行所述的第一時(shí)鐘脈沖的P或p+l除頻程序。
12. 如權(quán)利要求11所述的頻率合成器，其特征在于，其中當(dāng)所述的進(jìn)位 信號(hào)為邏輯"0"的信號(hào)時(shí)，將所述的第一時(shí)鐘脈沖的頻率除以P以產(chǎn)生所述的第二時(shí)鐘脈沖，以及當(dāng)所述的進(jìn)位信號(hào)為邏輯"r的信號(hào)時(shí)，將所述的第一時(shí)鐘脈沖的頻率除以p+l以產(chǎn)生所述的第二時(shí)鐘脈沖。
13. 如權(quán)利要求6所述的頻率合成器，其特征在于，其中所述的周期控制 字產(chǎn)生器接收所述的第二控制信號(hào)，并根據(jù)所述的第二控制信號(hào)以調(diào)整所述 的周期控制字的數(shù)值。
14. 如權(quán)利要求6所述的頻率合成器，其特征在于，所述的頻率合成器另 包含一第一輔助輸出端，用以輸出一第一輔助時(shí)鐘脈沖，所述的第一輔助時(shí)鐘脈沖為對(duì)應(yīng)于所述的周期控制字為零的一輸出時(shí)鐘脈沖；一第二輔助輸出端，用以輸出一第二輔助時(shí)鐘脈沖，所述的第二輔助時(shí)鐘脈沖為對(duì)應(yīng)于所述的周期控制字為一半預(yù)設(shè)信號(hào)值的一輸出時(shí)鐘脈沖；一第一升緣檢測(cè)器，用來(lái)檢測(cè)所述的第一輔助時(shí)鐘脈沖的升緣以產(chǎn)生一第一觸發(fā)信號(hào)；一第二升緣檢測(cè)器，用來(lái)檢測(cè)所述的第二輔助時(shí)鐘脈沖的升緣以產(chǎn)生一第二觸發(fā)信號(hào)；以及一觸變電路，用以接收所述的第一觸發(fā)信號(hào)及所述的第二觸發(fā)信號(hào)，并根據(jù)所述的第一觸發(fā)信號(hào)及所述的第二觸發(fā)信號(hào)產(chǎn)生工作周期為50°/。的一第 四時(shí)鐘脈沖；其中當(dāng)所述的觸變電路接收所述的第一觸發(fā)信號(hào)的一脈沖時(shí)，所述的第四時(shí)鐘脈沖切換為邏輯"r的信號(hào)，以及當(dāng)所述的觸變電路接收所述的第二 觸發(fā)信號(hào)的一脈沖時(shí)，所述的第四時(shí)鐘脈沖切換為邏輯"o"的信號(hào)。
15. 如權(quán)利要求6所述的頻率合成器，其特征在于，所述的頻率合成器另包含一第一輔助輸出端，用以輸出一第一輔助時(shí)鐘脈沖，所述的第一輔助時(shí)鐘脈沖為對(duì)應(yīng)于所述的周期控制字為零的一輸出時(shí)鐘脈沖；一第二輔助輸出端，用以輸出一第二輔助時(shí)鐘脈沖，所述的第二輔助時(shí) 鐘脈沖為對(duì)應(yīng)于所述的周期控制字為一半預(yù)設(shè)信號(hào)值的一輸出時(shí)鐘脈沖；以 及一觸變電路，用以接收所述的第一輔助時(shí)鐘脈沖及所述的第二輔助時(shí)鐘 脈沖，并根據(jù)所述的第一輔助時(shí)鐘脈沖及所述的第二輔助時(shí)鐘脈沖產(chǎn)生工作 周期為50%的一第四時(shí)鐘脈沖；其中當(dāng)所述的觸變電路檢測(cè)到所述的第一輔助時(shí)鐘脈沖的升緣時(shí)，所述的第四時(shí)鐘脈沖切換為邏輯"r的信號(hào)，以及當(dāng)所述的觸變電路檢測(cè)到所述的第二輔助時(shí)鐘脈沖的升緣時(shí)，所述的第四時(shí)鐘脈沖切換為邏輯"0"的信號(hào)。
16. —種基于數(shù)字延遲線的頻率合成器，其特征在于，所述的頻率合成器 包含一積分三角調(diào)變器，用以接收一周期控制字，并根據(jù)所述的周期控制字 產(chǎn)生一相位選擇信號(hào)；以及一延遲線單元，用以根據(jù)所述的相位選擇信號(hào)產(chǎn)生一輸出時(shí)鐘脈沖； 其中所述的周期控制字可被調(diào)整以補(bǔ)償因溫度變化所導(dǎo)致所述的延遲線單元的延遲時(shí)間變化。
17. 如權(quán)利要求16所述的頻率合成器，其特征在于，所述的頻率合成器另包含一周期控制字產(chǎn)生器，用以產(chǎn)生所述的周期控制字。
18. 如權(quán)利要求16所述的頻率合成器，其特征在于，其中所述的積分三 角調(diào)變器根據(jù)一基底數(shù)值以執(zhí)行一進(jìn)位程序，所述的基底數(shù)值為可調(diào)整，所 述的基底數(shù)值可由所述的延遲線單元所執(zhí)行的一校正程序而決定。
19. 如權(quán)利要求16所述的頻率合成器，其特征在于，其中所述的積分三角調(diào)變器包含一加法器，用來(lái)執(zhí)行所述的周期控制字與一第一控制信號(hào)的加成處理以產(chǎn)生一差值信號(hào)；以及一信號(hào)值設(shè)定元件，用以產(chǎn)生所述的第一控制信號(hào)； 其中所述的積分三角調(diào)變器根據(jù)所述的差值信號(hào)以產(chǎn)生一進(jìn)位信號(hào)。
20. 如權(quán)利要求19所述的頻率合成器，其特征在于，所述的頻率合成器 另包含一除頻器，用來(lái)執(zhí)行一第一時(shí)鐘脈沖的除頻處理以產(chǎn)生一第二時(shí)鐘脈沖， 所述的第二時(shí)鐘脈沖被饋入至所述的延遲線單元。
21. —種補(bǔ)償一頻率合成器的溫度變化的方法，其特征在于，所述的方法 包含取得一參考時(shí)鐘脈沖的一周期與一延遲線單元的一最小延遲時(shí)間的一關(guān)系；以及根據(jù)所述的關(guān)系以決定一進(jìn)位程序的一基底數(shù)值，所述的進(jìn)位程序由所 述的頻率合成器的一積分三角調(diào)變器所執(zhí)行。
22. —種補(bǔ)償一頻率合成器的溫度變化的方法，所述的方法包含 取得一參考時(shí)鐘脈沖的一周期與一延遲線單元的一最小延遲時(shí)間的一關(guān)系；以及根據(jù)所述的關(guān)系以決定一周期控制字，所述的周期控制字被饋入至所述 的頻率合成器的一積分三角調(diào)變器。
全文摘要
本發(fā)明是關(guān)于一種基于數(shù)字延遲線的頻率合成器及相關(guān)方法，所述的頻率合成器包含周期控制字元產(chǎn)生器、積分三角調(diào)變器、及延遲線單元，周期控制字產(chǎn)生器用以產(chǎn)生周期控制字，積分三角調(diào)變器用以根據(jù)周期控制字產(chǎn)生相位選擇信號(hào)，延遲線單元用以根據(jù)相位選擇信號(hào)產(chǎn)生輸出時(shí)鐘脈沖；積分三角調(diào)變器根據(jù)基底數(shù)值執(zhí)行進(jìn)位處理，基底數(shù)值為可調(diào)整，并可經(jīng)由延遲線單元所執(zhí)行的校正程序而決定；另提出一種補(bǔ)償頻率合成器的溫度變化的方法，此方法根據(jù)參考時(shí)鐘脈沖的周期與延遲線單元的最小延遲時(shí)間的關(guān)系，以決定積分三角調(diào)變器執(zhí)行進(jìn)位程序所需的基底數(shù)值。
文檔編號(hào)H03L7/197GK101242184SQ20081008071
公開日2008年8月13日 申請(qǐng)日期2008年2月5日 優(yōu)先權(quán)日2007年2月9日
發(fā)明者汪炳穎 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司