專利名稱：：基于時間域的超低功耗比較器的制作方法
技術(shù)領(lǐng)域：
："基于時間域的超低功耗比較器"直接應(yīng)用的
技術(shù)領(lǐng)域：
是超低功耗模擬數(shù)字轉(zhuǎn)換器電路設(shè)計(jì)，所提出電路是一類可以適用于主要高速低功耗ADC結(jié)構(gòu)的重要模塊。
背景技術(shù)：
：無線傳感器網(wǎng)絡(luò)(WSN)在社會和自然環(huán)境中具有越來越廣泛的應(yīng)用。由于無線傳感器網(wǎng)絡(luò)具有的可靠性和精確性的優(yōu)勢，尤其重點(diǎn)應(yīng)用于軍事，國家安全，醫(yī)療和環(huán)境觀察等領(lǐng)域。一般無線傳感器網(wǎng)絡(luò)都是由大量傳感器節(jié)點(diǎn)組成，由此使得功耗成為傳感器網(wǎng)絡(luò)設(shè)計(jì)的重要約束。因此，要求傳感器節(jié)點(diǎn)中每個模塊必須消耗很低的能量。在WSN節(jié)點(diǎn)中一般集成一個模擬數(shù)字轉(zhuǎn)換器(ADC)把來自傳感器的模擬信號轉(zhuǎn)換成數(shù)字信號并由處理器進(jìn)行下一步的處理。為了達(dá)到超低功耗的要求，適用的ADC也應(yīng)該是超低功耗的。(見參考文獻(xiàn)BentonH.Calhoun,DenisC.Daly,NaveenVerma,DanielF.Finchelstein,DavidD.Wentzloff,AliceWang,Seong-HwanCho,andAnanthaP.Chandrakasan，"DesignConsiderationsforUltra-LowEnergyWirelessMicrosensorNodes")逐次返近型ADC(SARADC)是實(shí)現(xiàn)超低功耗ADC的一種合適的電路結(jié)構(gòu)。這是因?yàn)?，SARADC硬件電路比較少，只包括三個模塊數(shù)字模擬轉(zhuǎn)換器(DAC),比較器和數(shù)字邏輯模塊。其中，比較器模塊是消耗能量最多的模塊。傳統(tǒng)比較器是先把輸入電壓轉(zhuǎn)換成電流然后把這電流再轉(zhuǎn)換成電壓，最后用一個低功耗高速的鎖存器(latch)來對所得的電壓進(jìn)行比較得到結(jié)果。在進(jìn)行功耗優(yōu)化時，這種比較器性能會有很大下降。為了降低這種比較器的失調(diào)，會在latch前邊用一個或幾個運(yùn)放；但是這種方法會弓l入更大的功耗禾口復(fù)雜度。(見參考文獻(xiàn)NaveenVe服，andA腿thaP.Chandrakasan,"AnUltraLowEnergy12-bitRate-ResolutionScalableSARADCforWirelessSensorNodes",IEEEJOURNALOFSOLID-STATECIRCUITS'VOL.42,NO.6，JUNE2007).為了解決以上問題，可以采用基于時間域的比較器(TDC)。這種比較器結(jié)構(gòu)非常簡單而且消耗能量很低，并且可以應(yīng)用到超低功耗SARADC的設(shè)計(jì)中。這種比較器的工作模式不同于傳統(tǒng)比較器。它首先用一個電壓-時間轉(zhuǎn)換電路(VTC)把輸入電壓轉(zhuǎn)換成時間，然后又通過一個觸發(fā)器對時間作比較或鎖定。代表性工作包括，AndreaAgnesetal提出的一種基于時間域的比較器.(見參考文獻(xiàn)AndreaAgnes,EdoardoBonizzoni,PieroMalcovatiandFrancoMaloberti,"A9.4-EN0BIV3.8uW100kSsSARADCwithTime—domaincomparator",2008IEEEInternationalSolid-StateCircuitsConference).雖然AndreaAgnes所提出的時間域比較器可以達(dá)到很低的功耗，但是具有兩個很大的缺點(diǎn)首先，這個比較器工作的最高速度只有1.875MHz.這個使得ADC的最高采樣率只有100KS/s。第二個問題是，在比較過程中會浪費(fèi)很多能量；這是因?yàn)?，在比較器已經(jīng)做出比較結(jié)果后，VTC會繼續(xù)放電。
發(fā)明內(nèi)容本發(fā)明的目的是在現(xiàn)有的時間域比較器電路的基礎(chǔ)上做一定的改進(jìn)，提出一種基于動態(tài)電壓-時間轉(zhuǎn)換器的時間域比較器結(jié)構(gòu)。本發(fā)明的特征在于它含有動態(tài)電壓-時間轉(zhuǎn)換電路和觸發(fā)反饋控制電路，其中所述的動態(tài)電壓-時間轉(zhuǎn)換電路包含參考部分，輸入部分和反饋部分；所述的參考部分，含有第一PM0S管M1、第二PM0S管M3、第一NM0S管M5、第二NM0S管M7、第三PM0S管M9、第三NMOS管Mll、第一電阻R1和第一電容C1，其中，所述第一PM0S管M1的源極接電源電壓Vdd，該第一PM0S管M1的漏極和所述第二PM0S管M3的源極相連，該第二PM0S管M3的漏極與所述第一NM0S管M5的源極相連，該第一NM0S管M5的漏極和所述第二麗0S管M7的源極相連，該第二NM0S管M7的漏極經(jīng)過第一電阻R1接地，所述第一PM0S管M1的柵極與所述第二PM0S管M3的漏極相連，所述第二NM0S管M7的柵極接入?yún)⒖夹盘朧REF，所述第三PM0S管M9的源極接所述電源電壓Vdd，該第三PM0S管M9的漏極與所述第三NM0S管M11的源極相連，而該第三NM0S管M11的漏極接地，在所述參考部分中，所述第二PM0S管M9的柵極與所述第二PM0S管M3的漏極相連后，再對地接一個所述第一電容C1;所述輸入部分，含有第四PM0S管M2、第五PM0S管M4、第四NM0S管M6、第五NM0S管M8、第六PM0S管M10、第六NM0S管M12、第二電阻R2和第二電容C2，其中，所述第四PM0S管M2的源極接所述電源電壓Vdd，而該第四PM0S管M2的漏極接所述第五PM0S管M4的源極，而該第五PM0S管M4的漏極接所述第四NM0S管M6的源極，而該第四NM0S管M6的漏極接所述第五NM0S管M8的源極，而該第五羅0S管M8的漏極經(jīng)所述第二電阻R2接地，所述第四PM0S管M2的柵極與所述第五PM0S管M4的漏極相連，所述第六PM0S管M10的源極接所述電源電壓Vdd，而該第六PM0S管M10的漏極與所述第六NM0S管M12的源極相連，而該第六NM0S管M12的漏極接地，所述第六PM0S管M10的柵極與所述第五PM0S管M4的漏極相連后，在對地接所述第二電容C2，所述第五陋0S管M8的柵極接入輸入信號VIN;所述輸入部分中的第五PM0S管M4的柵極與所述參考部分中的第二PM0S管M3的柵極相連后接入時鐘控制信號CCLK，所述輸入部分中的第六NM0S管M12的柵極和所述參考部分中的第二NM0S管的柵極相連后接入所述時鐘控制信號CCLK的反相信號CLKN;所述的反饋部分，含有或非門N0R1和第五反相器I5，該或非門N0R1的第一個輸入端輸入所述CLKN信號，該CLKN信號來自所述第五反相器I5的輸出端，該第五反相器I5的輸入端接所述時鐘控制信號CCLK，該或非門N0R1的輸出端同時與所述參考部分中第一NM0S管M5和所述輸入部分中第四NM0SM6的柵極相連；所述的觸發(fā)反饋控制電路，含有串聯(lián)的第一反相器I1和第二反相器I2,串聯(lián)的第三反相器13和第四反相器I4，以及一個D觸發(fā)器DFF，其中所述第一反相器I1的輸入端接所述輸入部分中第六PM0S管M10的漏極，而所述第二反相器I2的輸出端與所述D觸發(fā)器DFF的D端相連,所述第三反相器I3的輸入度與所述參考部分中第三PM0S管M9的漏極相連，而所述第四反相器I4的輸出端在與所述D觸發(fā)器DFF的時鐘端CLK相連后同時還連接到所述或非門N0R1的第二個輸入端；在復(fù)位模式下，時鐘控制信號CCLK為低電平，第一電容C1和第二電容C2同時充電，每個電容上的電壓略大于所述的Vdd與所述PMOS管的閾值電壓VTP之差；在比較模式下，時鐘控制信號CCLK為高電平，第一電容C1和第二電容C2以不同速度放電，所述D觸發(fā)器DFF按照輸入電壓VIN相對于參考電壓VREF的大小輸出比較結(jié)果，且由所述或非門N0R1在所述D觸發(fā)器DFF鎖定的同時，使第一電容C1和第二電容C2上的放電過程中斷。本發(fā)明的有益效果是與傳統(tǒng)的時間域比較器結(jié)構(gòu)相比較，本發(fā)明提出的基于DVTC時間域比較器，在相同的測試條件件下，可以節(jié)省高達(dá)80%的能量；同時其工作速度也提高了5倍。所提出的電路技術(shù)非常適合作為超低功耗SARADC電路的重要模塊。圖l.TDC比較器框圖。VINP為輸入信號，VREF為比較參考電壓，CCLK為比較器控制信號而C0MP0UT為比較器的輸出。圖2.AndreaAgnes所提出的TDC。VIN，VREF，CCLK和C0MP0UT的意義與圖l類似。圖3.本發(fā)明的電路結(jié)構(gòu)圖。CCLKN是CCLK的反相，其余與圖2意義相同。圖4.TDC比較器的電流(a)傳統(tǒng)TDC電流(b)本發(fā)明電流。圖5.TDC電容上的電壓變化(a)傳統(tǒng)TDC(b)本發(fā)明。圖6.本發(fā)明最低電壓差的比較結(jié)果。圖7.各種輸入電壓的比較結(jié)果。圖8.模擬數(shù)字轉(zhuǎn)換器的通用框圖。圖9SARADC框圖。圖10FlashADC框圖。圖llPipeline框圖。圖12sigraa-delta框圖。圖13并聯(lián)ADC框圖。具體實(shí)施例方式本發(fā)明解決其技術(shù)問題的技術(shù)方案是本發(fā)明提出的基于動態(tài)電壓一時間轉(zhuǎn)換電路DVTC的TDC，如圖3所示。本發(fā)明的TDC具有采用DVTC技術(shù)減小電容上的電壓變化所消耗的能量，同時提高比較器的最高速度。圖2是AndreaAgnes提出的比較器電路。主要由兩個部分組成電壓一時間轉(zhuǎn)換器VTC和輸出D觸發(fā)器。電壓一時間轉(zhuǎn)換器由兩個支路組成VTCI叩ut和VTCReference.VTCInput的輸出經(jīng)過三個反相器Il，12和I3連到DFF的數(shù)據(jù)端D而VTCReference的輸出也經(jīng)過三個反相器I4，15，和I6連到DFF的觸發(fā)端。比較器的工作包括兩種模式。首先在復(fù)位模式，CCLK為低電平并通過M7和Ml把兩個電容Cl和C2充電到Vdd.同時M11和M5接地。這時觸發(fā)器的輸出即比較器的輸出保持不變。在比較模式，CCLK會變?yōu)楦唠娖讲⒋蜷_M2和M8，同時關(guān)斷Ml,M7，M5，Mll.這時兩個電容會開始放電而放電的速度由VIN和VREF決定。當(dāng)M2或M8柵極電壓降低到PM0S的閾值VTP時，相應(yīng)的管子會把其漏極節(jié)點(diǎn)充電到Vdd。當(dāng)VTCReference翻轉(zhuǎn)后會觸發(fā)DFF,得到比較結(jié)果。因?yàn)镈FF是在下降延觸發(fā)的，所以如果VIN〉VREF，VTCInput會先翻轉(zhuǎn)，當(dāng)DFF被觸發(fā)后COMPOUT得到"0"。如果VIN〈VREF,VTCReference會先翻轉(zhuǎn)觸發(fā)DFF使得C0MP0UT得到"1"，完成比較功能。這比較器是把輸入電壓變?yōu)檠舆t而對產(chǎn)生的延遲作比較。TDC技術(shù)是基于以下方程。其中，"是給電容C充電所需要的時間，Ar是在"內(nèi)電熔上電壓的變化，I是電流。<formula>formulaseeoriginaldocumentpage8</formula>(1)本發(fā)明由動態(tài)電壓-時間轉(zhuǎn)換器(DVTC)和一個D觸發(fā)器組成。DVTC是發(fā)明的核心且由兩個部分組成。參考部分是由Ml,M3,M5，M7,M9，Mll，電阻R1和電容C1組成，而輸入部分由M2，M4，M6，M8,MIO，M12電阻R2和電容C2組成。CCLK經(jīng)過反相15得到的信號CLKN和DVTC參考部分輸出信號通過一個或非門N0R1控制M5和M6柵極電壓。DVTC的兩個輸出分別通過兩個反相器II，12和13,14來保證信號能觸發(fā)DFF,連到D觸發(fā)器，并輸出比較結(jié)果C0MP0UT。本發(fā)明的工作原理與傳統(tǒng)TDC類似，也包括兩個模式在復(fù)位模式時，CCLK為低點(diǎn)平，Cl和C2充電到M1和M2關(guān)斷為止，同時M9和M10也會被關(guān)斷。這樣，兩個電容上的電壓略大于Vdd-VIP.這時Mll和M12也是關(guān)斷的。在比較模式時，CCLK變?yōu)楦唠娖剑琈3,M4,M11和M12被關(guān)斷而M5和M6打開.兩個電容以不同的速度放電，而且DVTC的輸出在不同的時間反轉(zhuǎn)。當(dāng)DVTC參考部分反轉(zhuǎn)時(M9導(dǎo)通)就觸發(fā)DFF。因?yàn)?，DVTC兩個輸出變?yōu)楦叩臅r間不同，而DFF會表示那個信號先到所以比較的是時間而不是直接比較電壓。當(dāng)DVTC的參考部分反轉(zhuǎn)時會觸發(fā)D觸發(fā)器鎖定比較結(jié)果。這時電容不需要再放電了，所以這個信號會通過或非門關(guān)斷M5和M6。這就是為什么說VTC是動態(tài)的，其只在需要電流的時候工作而不需要的時候關(guān)斷。電容上的電壓范圍就被控制在很小的區(qū)域內(nèi)。從公式(1)來看，這種方大大減小了所消耗的能量，同時速度大大提高了。為了驗(yàn)證本發(fā)明的性能和所帶來的改進(jìn)的效果，我們用了spectre11仿真工具對電路進(jìn)行仿真。仿真結(jié)果比較參見表l。Table1:比較器性能<table>tableseeoriginaldocumentpage9</column></row><table>圖4(b)是本發(fā)明的電流消耗情況。不同于傳統(tǒng)比較器，電流持續(xù)時間不是整個半個周期，即電流只在需要的時候存在，由此降低功耗。圖5(b)是本發(fā)明的電容電壓變化。不管輸入電壓為多少，Cl上的電壓，VC1，被限制在530590mV，而C2電壓VC2被限制在430590mV。從五^二C(《-K?？矗珼VTC輸入部分所消耗的能量為131fJ而參考部分能耗小于60fJ。DFF能耗約為50fJ所以比較器的總能耗為241fJ。其中電容C^.8pF，電流I:1.2uA。Andrea提出的比較器的能量消耗為1312fJ.(不包括DFF的能耗)可以看出本發(fā)明的到高于80%的能量減少。在速度方面，本發(fā)明可以達(dá)到12.5MHz的速度。這是傳統(tǒng)TDC速度的6倍。圖6表示本發(fā)明的分辨率為122uV。而圖7表示本發(fā)明在不同的輸入電壓的比較結(jié)果。在2ns和3ns之間VIN-VREF'122uV,而在3ns和4ns，VIN_VREF=122uV.這個比較器電路包括第一個電路，把第一個輸入電壓值產(chǎn)生一個輸出信號。輸入信號的產(chǎn)生時間由輸入電壓的大小決定。第二個電路，把第二個輸入電壓產(chǎn)生一個與輸入電壓大小有關(guān)的輸入信號。決定第一個和第二個信號到達(dá)時間的觸發(fā)器。一個可自動調(diào)整沖放電流的或非門。其實(shí)可以做一些改動得到不同的功能比較器可以有一個或兩個輸出，比較器輸出可以變?yōu)槊}沖或可以通過濾波后得到直流信號。本發(fā)明的另外一個優(yōu)點(diǎn)是它是全數(shù)字的比較器，不需要任何放大器，電流源，電容或電阻，而只由晶體管構(gòu)成。另外，增加DVTC輸出端的反相器的級數(shù)可以降低比較器輸出的抖動。本發(fā)明可以在各種的主要的ADC(圖8)里面應(yīng)用。包括，逐次逼近ADC(如圖9),FlashADC(如圖IO)，PipelineADC(如圖11)和sigma-deltaADC(如圖12)，以及并聯(lián)ADC(如圖13)。圖11和圖13結(jié)構(gòu)中的每個子ADC可以根據(jù)應(yīng)用需求和性能要求采用圖9、10、11、12中采用DVTC技術(shù)的ADC。權(quán)利要求1.基于時間域的超低功耗比較器，其特征在于，含有動態(tài)電壓-時間轉(zhuǎn)換電路和觸發(fā)反饋控制電路，其中所述的動態(tài)電壓-時間轉(zhuǎn)換電路包含參考部分，輸入部分和反饋部分；所述的參考部分，含有第一PMOS管(M1)、第二PMOS管(M3)、第一NMOS管(M5)、第二NMOS管(M7)、第三PMOS管(M9)、第三NMOS管(M11)、第一電阻(R1)和第一電容(C1)，其中，所述第一PMOS管(M1)的源極接電源電壓(Vdd)，該第一PMOS管(M1)的漏極和所述第二PMOS管(M3)的源極相連，該第二PMOS管(M3)的漏極與所述第一NMOS管(M5)的源極相連，該第一NMOS管(M5)的漏極和所述第二NMOS管(M7)的源極相連，該第二NMOS管(M7)的漏極經(jīng)過第一電阻(R1)接地，所述第一PMOS管(M1)的柵極與所述第二PMOS管(M3)的漏極相連，所述第二NMOS管(M7)的柵極接入?yún)⒖夹盘?VREF)，所述第三PMOS管(M9)的源極接所述電源電壓(Vdd)，該第三PMOS管(M9)的漏極與所述第三NMOS管(M11)的源極相連，而該第三NMOS管(M11)的漏極接地，在所述參考部分中，所述第三PMOS管(M9)的柵極與所述第二PMOS管(M3)的漏極相連后，再對地接一個所述第一電容(C1)；所述輸入部分，含有第四PMOS管(M2)、第五PMOS管(M4)、第四NMOS管(M6)、第五NMOS管(M8)、第六PMOS管(M10)、第六NMOS管(M12)、第二電阻(R2)和第二電容(C2)，其中，所述第四PMOS管(M2)的源極接所述電源電壓(Vdd)，而該第四PMOS管(M2)的漏極接所述第五PMOS管(M4)的源極，而該第五PMOS管(M4)的漏極接所述第四NMOS管(M6)的源極，而該第四NMOS管(M6)的漏極接所述第五NMOS管(M8)的源極，而該第五NMOS管(M8)的漏極經(jīng)所述第二電阻(R2)接地，所述第四PMOS管(M2)的柵極與所述第五PMOS管(M4)的漏極相連，所述第六PMOS管(M10)的源極接所述電源電壓(Vdd)，而該第六PMOS管(M10)的漏極與所述第六NMOS管(M12)的源極相連，而該第六NMOS管(M12)的漏極接地，所述第六PMOS管(M10)的柵極與所述第五PMOS管(M4)的漏極相連后，在對地接所述第二電容(C2)，所述第五NMOS管(M8)的柵極接入輸入信號(VIN)；所述輸入部分中的第五PMOS管(M4)的柵極與所述參考部分中的第二PMOS管(M3)的柵極相連后接入時鐘控制信號(CCLK)，所述輸入部分中的第六NMOS管(M12)的柵極和所述參考部分中的第三NMOS管的柵極相連后接入所述時鐘控制信號(CCLK)的反相信號(CLKN)；所述的反饋部分，含有或非門(NOR1)和第五反相器(I5)，該或非門(NOR1)的第一個輸入端輸入所述(CLKN)信號，該(CLKN)信號來自所述第五反相器(I5)的輸出端，該第五反相器(I5)的輸入端接所述時鐘控制信號(CCLK)，該或非門(NOR1)的輸出端同時與所述參考部分中第一NMOS管(M5)和所述輸入部分中第四NMOS(M6)的柵極相連；所述的觸發(fā)反饋控制電路，含有串聯(lián)的第一反相器(I1)和第二反相器(I2)，串聯(lián)的第三反相器(I3)和第四反相器(I4)，以及一個D觸發(fā)器(DFF)，其中所述第一反相器(I1)的輸入端接所述輸入部分中第六PMOS管(M10)的漏極，而所述第二反相器(I2)的輸出端與所述D觸發(fā)器(DFF)的(D)端相連，所述第三反相器(I3)的輸入度與所述參考部分中第三PMOS管(M9)的漏極相連，而所述第四反相器(I4)的輸出端在與所述D觸發(fā)器(DFF)的時鐘端(CLK)相連后同時還連接到所述或非門(NOR1)的第二個輸入端；在復(fù)位模式下，時鐘控制信號(CCLK)為低電平，第一電容(C1)和第二電容(C2)同時充電，每個電容上的電壓略大于所述的(Vdd)與所述PMOS管的閾值電壓(VTP)之差；在比較模式下，時鐘控制信號(CCLK)為高電平，第一電容(C1)和第二電容(C2)以不同速度放電，所述D觸發(fā)器(DFF)按照輸入電壓(VIN)相對于參考電壓(VREF)的大小輸出比較結(jié)果，且由所述或非門(NOR1)在所述D觸發(fā)器(DFF)鎖定的同時，使第一電容(C1)和第二電容(C2)上的放電過程中斷。全文摘要基于時間域的超低功耗比較器屬于超低功耗模擬數(shù)字轉(zhuǎn)換器
技術(shù)領(lǐng)域：
，其特征在于，在現(xiàn)有的電壓-時間轉(zhuǎn)換器VTC的基礎(chǔ)上，用一個受時鐘控制信號CCLK的反相信號CLKN，以及參考輸出的反饋信號來控制或非門NOR1，使電容C1、電容C2的不同速度的放電過程快速中斷，以降低能耗，相應(yīng)地提高了比較器的工作速度。文檔編號H03K5/22GK101320975SQ20081011451公開日2008年12月10日申請日期2008年6月6日優(yōu)先權(quán)日2008年6月6日發(fā)明者飛喬,克兵格·賽客帝·玻梅,楊華中申請人:清華大學(xué)