專(zhuān)利名稱(chēng)：：具有擴(kuò)展的范圍能力的靈活波形發(fā)生器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及頻率合成領(lǐng)域，尤其涉及具有擴(kuò)展的范圍能力的靈活波形發(fā)生器。
背景技術(shù)：
：在頻率合成中，精確的基準(zhǔn)時(shí)鐘被用作穩(wěn)定性和精確性的基礎(chǔ)。而這種時(shí)鐘一般具有固定的頻率。因此，具有模擬PLL(鎖相環(huán))的分?jǐn)?shù)頻率合成器用于產(chǎn)生具有期望頻率的時(shí)鐘。模擬PLL通常用于倍增頻率，而分頻器用于劃分頻率。許多應(yīng)用需要跨越從幾百M(fèi)Hz向下到1Hz的若干個(gè)十倍程的非常寬的頻率。這種范圍對(duì)于作為模擬PLL的一部分的壓控振蕩器(VCO)來(lái)說(shuō)是不可行的。此外，為了抑制抖動(dòng)和噪聲，VCO頻率范圍最大應(yīng)限于倍頻程。這使得VCO頻率范圍相對(duì)較小。當(dāng)最大VCO頻率被選為最高所需頻率時(shí)，可以利用計(jì)數(shù)器/分頻器來(lái)增大合成器的輸出頻率范圍。當(dāng)將頻率合成器連同其模擬PLL及其分頻器一起在硅片中實(shí)現(xiàn)時(shí)，硬件是固定的并且以后不可改變。這意味著當(dāng)需要具有低于下限的頻率的輸出時(shí)鐘時(shí)，需要新的棵片。在美國(guó)專(zhuān)利5,卯5，388中可找到頻率合成的例子。頻率合成系統(tǒng)在其設(shè)計(jì)中充分利用了計(jì)數(shù)器和/或分頻器。它們用于減小某些時(shí)鐘發(fā)生器的頻率，或用于對(duì)可被解碼以產(chǎn)生復(fù)雜波形的狀態(tài)序列進(jìn)行計(jì)數(shù)。圖1的分?jǐn)?shù)頻率合成器是這種系統(tǒng)的示例。在這種系統(tǒng)中，輸出頻率由以下表達(dá)式給出。"/n7re/^re"ce這種計(jì)數(shù)器和/或分頻器的示意圖和設(shè)計(jì)可在關(guān)于數(shù)字電子設(shè)備的任何基礎(chǔ)教科書(shū)中找到。計(jì)數(shù)器可被設(shè)計(jì)成具有固定的分頻比或者靈活地具有介于1與最大計(jì)數(shù)值2_之間的可編程分頻比。計(jì)數(shù)范圍或分頻比將受到限制。當(dāng)需要更大的分頻比時(shí)，需要改變計(jì)數(shù)器設(shè)計(jì)。這需類(lèi)普改硬件。頻率合成器的體系結(jié)構(gòu)包括以下元件基準(zhǔn)；模擬PLL;計(jì)數(shù)器；以及解碼電路。解碼電路將計(jì)數(shù)器狀態(tài)轉(zhuǎn)^/解碼為輸出值。如圖2所示，輸出值的形狀可以是50%占空比的時(shí)鐘、幀脈沖或任何其它復(fù)雜的重復(fù)信號(hào)。計(jì)數(shù)器和分頻器具有一些與電路設(shè)計(jì)者的技能或計(jì)數(shù)器的特性無(wú)關(guān)的固有限制。下面是這些限制中的一些限制進(jìn)位鏈限制最大H*并行負(fù)載電路形成計(jì)數(shù)器電路上的負(fù)載并限制最大速度。在加栽新的計(jì)數(shù)器值之后，進(jìn)位鏈必須在單個(gè)時(shí)鐘周期內(nèi)被更新。*復(fù)位電#形成計(jì)數(shù)器電路上的負(fù)載，盡管該負(fù)載可能小于并行負(fù)載電路。*連接到VCO的分?jǐn)?shù)PLL的輸出計(jì)數(shù)器將會(huì)以高時(shí)鐘速率運(yùn)行，并因此消耗大量功率。因此，長(zhǎng)的進(jìn)位鏈d大)將會(huì)消糾目當(dāng)大量的功率。*用于已編程的分頻比的解碼邏輯和幀脈沖也以VCO時(shí)鐘的高頻率運(yùn)行。因此功耗高。通過(guò)選^i十?dāng)?shù)器的恰當(dāng)抽頭來(lái)實(shí)現(xiàn)2的乘冪的分頻。這樣，不存在解碼邏輯，從而限制了功耗。*硬件決定了最大分頻比，并且不能超過(guò)該界限。當(dāng)計(jì)數(shù)器鏈變長(zhǎng)時(shí)，工廠測(cè)試時(shí)間將成為問(wèn)題。由于額外的電路形成了額外的負(fù)載并且將會(huì)降低計(jì)數(shù)器的最大可用時(shí)鐘頻率，因此，計(jì)數(shù)器不能被包括到掃描鏈中。模擬PLL和輸出計(jì)數(shù)器中的啟動(dòng)現(xiàn)象將帶來(lái)輸^/輸出和輸出/輸出的失調(diào)。在啟動(dòng)時(shí)輸出計(jì)數(shù)器將iiyV不確定的狀態(tài)。當(dāng)兩個(gè)或更多個(gè)模擬PLL被啟動(dòng)時(shí)，所i^漠?dāng)MPLL將會(huì)遵循不同的軌跡而到達(dá)鎖定狀態(tài)，即使在所M擬PLL使用相同的時(shí)鐘作為基準(zhǔn)時(shí)也是如此。這是由于略有不同的分量值、不同的噪聲源和延遲值所導(dǎo)致的。鎖定期間內(nèi)產(chǎn)生的時(shí)鐘的數(shù)目將會(huì)是不同的。因此，連接到不同模擬PLL的計(jì)數(shù)器將具有不同的狀態(tài)。在操作期間轉(zhuǎn)換到另一基準(zhǔn)頻率，將迫使模擬PLL鎖定到不同的頻率。在鎖定期間可能失去與輸入時(shí)鐘之間的關(guān)聯(lián)。模擬PLL在鎖定期間所遵循的軌跡具有隨機(jī)分量，并且部分地不可預(yù)測(cè)。這將會(huì)導(dǎo)致輸出在與輸入和其它輸出之間的關(guān)聯(lián)方面的失調(diào)。來(lái)自不同輸出計(jì)數(shù)器的信號(hào)和時(shí)鐘將會(huì)具有不同的相位，而且存在顯著的輸出-輸出偏移以及與該偏移相關(guān)的不確定性。這是不期望的現(xiàn)象。不同的輸出時(shí)鐘之間的精確和確定的關(guān)系是對(duì)頻率合成器的硬性要求。例如，在電信系統(tǒng)中，當(dāng)幀脈沖出現(xiàn)時(shí)，所有時(shí)鐘必須在該時(shí)刻具有上升沿。這些問(wèn)題在所有計(jì)數(shù)器與基準(zhǔn)直接相關(guān)時(shí)被解決了。模擬PLL和基準(zhǔn)之間的關(guān)系已被限定?；鶞?zhǔn)直接連接到PLL的輸入。但是計(jì)數(shù)器必須受基準(zhǔn)的約束。在指定時(shí)刻，計(jì)數(shù)器的狀態(tài)必須被強(qiáng)制為規(guī)定值?？梢砸?xún)煞N不同的方式來(lái)完成使計(jì)數(shù)器在精確的時(shí)刻載入規(guī)定值。或者可以4吏計(jì)數(shù)器載入恒定值，該恒定值不一定是零。這被稱(chēng)為復(fù)位。或者可以使計(jì)數(shù)器載入變化值，這被稱(chēng)為加載。復(fù)位本質(zhì)上是加載的特殊形式。這兩種方法均已被獨(dú)立地或相結(jié)合地使用。當(dāng)輸出時(shí)鐘的頻率非常不同時(shí)，換句話說(shuō)，當(dāng)具有很少的共同頻率時(shí)，適合于復(fù)位的共同時(shí)刻的數(shù)目顯著減少。當(dāng)電信系統(tǒng)中存在多于一個(gè)的FEC(前向糾錯(cuò))比率時(shí)，共同頻率很少。這造成較長(zhǎng)的啟動(dòng)時(shí)間。需要較長(zhǎng)時(shí)間才能確定輸出已被適當(dāng)?shù)卣{(diào)準(zhǔn)。在工廠測(cè)試期間這也將會(huì)成為問(wèn)題。復(fù)位不是最優(yōu)的解決方案。硅片的工廠測(cè)試時(shí)間是昂貴的。所需要的測(cè)試時(shí)間越多，所投入的金額就越高。任何制作的芯片在可以被售出和使用之前都必須已經(jīng)過(guò)測(cè)試。如前所述，由于涉及高頻率，所以掃描鏈可用于輸出計(jì)數(shù)器中。只有功能測(cè)試是可行的。然而當(dāng)需要長(zhǎng)的分頻器鏈時(shí)，測(cè)試時(shí)間將會(huì)變長(zhǎng)到無(wú)法接受。
發(fā)明內(nèi)容本發(fā)明致力于解決諸多上述問(wèn)題。本發(fā)明包括其頻率具有固定比率即<formula>formulaseeoriginaldocumentpage7</formula>的兩個(gè)時(shí)鐘。一個(gè)時(shí)鐘CLK1具有低的頻率，并且用于計(jì)數(shù)和解碼。以更高的速率運(yùn)行的第二時(shí)鐘即CLK2用于輸出所述計(jì)數(shù)和解碼運(yùn)算的結(jié)果。因此，根據(jù)本發(fā)明，提供了一種頻率合成器，其包括以頻率/^運(yùn)行的第一時(shí)鐘；以頻率/,運(yùn)行的第二時(shí)鐘，其中頻率/,高于頻率/③，所述頻率具有固定比率^=/^2//^1;計(jì)數(shù)器，其由所述第一時(shí)鐘驅(qū)動(dòng)，并且在所述第一時(shí)鐘的每個(gè)周期內(nèi)增加預(yù)定的數(shù)目，該預(yù)定的數(shù)目是^或仏,的約數(shù)；解碼器，用于轉(zhuǎn)換所述計(jì)數(shù)器的輸出，以在所述第一時(shí)鐘的連續(xù)周期中并行地產(chǎn)生個(gè)或2ra的約數(shù)個(gè)輸出值；以及并串轉(zhuǎn)換器，用于以所述第二時(shí)鐘所確定的速率而串行地輸出所述輸出值。本發(fā)明的實(shí)施例4C供了用于輸出計(jì)數(shù)器的新的體系結(jié)構(gòu)，其具有以下優(yōu)點(diǎn)中的一個(gè)或更多個(gè)最大分頻比不受硬件的限制；可能更高的VCO頻率；快速恢復(fù)的輸出-輸出調(diào)準(zhǔn)；輸出-輸出調(diào)準(zhǔn)不取決于模擬PLL的鎖定特性；利用相同的硬件生成時(shí)鐘和幀脈沖信號(hào)；易于產(chǎn)生具有VCO周期分辨率的偏移；更短的工廠測(cè)試時(shí)間?，F(xiàn)在將參照附圖僅以示例方式更詳細(xì)地描述本發(fā)明，在附圖中圖1是分?jǐn)?shù)頻率合成器的框圖2是輸出計(jì)數(shù)器及其周?chē)娐返墓δ芸驁D3是根據(jù)本發(fā)明的一個(gè)實(shí)施例的新計(jì)數(shù)器結(jié)構(gòu)的框圖4是其中使用PLL來(lái)產(chǎn)生高速時(shí)鐘的計(jì)數(shù)器結(jié)構(gòu)的框圖5示出了移位器；圖6示出了寄存器和多路復(fù)用器；圖7示出了移位器和多路復(fù)用器的組合；圖8示出了以低速時(shí)鐘運(yùn)行的循環(huán)計(jì)數(shù)器；圖9示出了以低速時(shí)鐘運(yùn)行的改進(jìn)的循環(huán)計(jì)數(shù)器；圖10示出了具有偏移電路的循環(huán)計(jì)數(shù)器；圖ll示出了使用偏移來(lái)在表中查找輸出圖形；圖12示出了4吏用偏移來(lái)在表的末端查找輸出圖形；圖13示出了用于將下降沿延遲半個(gè)時(shí)鐘周期的電路；圖14示出了時(shí)鐘信號(hào)和用于邊沿的計(jì)數(shù)器閾值；圖15是具有一個(gè)閾值的映射函數(shù)的功能框圖16是閾值和基本圖形窗口的時(shí)間關(guān)系圖。圖17示出了閾值方法的基本圖形；圖18是具有多個(gè)輸出的閾值比較器的功能框圖19是兩個(gè)閾值比較器和組合器電路的功能框圖20是閾值結(jié)果和經(jīng)過(guò)EXNOR的結(jié)果的時(shí)間表示；圖21示出了TH2的需求；圖22是三個(gè)閾值和組合器電路的功能框圖；以及圖23示出了擴(kuò)展的閾值方法。具體實(shí)施例方式根據(jù)本發(fā)明實(shí)施例的計(jì)數(shù)器結(jié)構(gòu)如圖3所示，其包括時(shí)鐘CLK110和CLK212。循環(huán)計(jì)數(shù)器14對(duì)時(shí)鐘CLK110的輸出進(jìn)行計(jì)數(shù)，并將循環(huán)計(jì)數(shù)器14的輸出傳遞給解碼器16，解碼器16饋送給串并轉(zhuǎn)換器18。計(jì)數(shù)器20對(duì)時(shí)鐘CLK212的輸出進(jìn)行計(jì)數(shù)，其載入串并轉(zhuǎn)換器18。由于計(jì)數(shù)是以較低速率完成的，因此不可能直接對(duì)高速時(shí)鐘進(jìn)行計(jì)數(shù)。然而低速時(shí)鐘和高速時(shí)鐘的頻率之間存在關(guān)聯(lián)。在低速時(shí)鐘的每個(gè)周期內(nèi)，高速時(shí)鐘將會(huì)產(chǎn)生e^個(gè)周期。因此，在每個(gè)低速時(shí)鐘周期內(nèi)，必須計(jì)數(shù)出^個(gè)高速時(shí)鐘周期。將計(jì)數(shù)器值轉(zhuǎn)換為輸出值的解碼電路16也以較低頻率運(yùn)行。在CLK1的每個(gè)周期內(nèi)，解碼電路16并行地生成多個(gè)即a^個(gè)輸出值。該輸出值集合被以CLK2的速率而順序地置于輸出端上。并串轉(zhuǎn)換器18以高速時(shí)鐘CLK2的速度運(yùn)行。并行負(fù)載移位器在每個(gè)基準(zhǔn)周期將2^個(gè)輸出值載入移位寄存器，并依次將之移出。替換地，所述數(shù)據(jù)被載入寄存器，并且多路復(fù)用器依次選擇所述數(shù)據(jù)用以輸出。因?yàn)橛?jì)數(shù)器和解碼器以較低的頻率運(yùn)行，由于解碼邏輯而導(dǎo)致的計(jì)數(shù)電路上的電容性負(fù)載不再成為問(wèn)題。該電路有更多的建立時(shí)間，并且任何進(jìn)位都有時(shí)間來(lái)行波傳送經(jīng)過(guò)該電路。那么以新的值來(lái)更新計(jì)數(shù)器也不是問(wèn)題。由于控制和/或接口邏輯可與循環(huán)計(jì)數(shù)器和解碼器相同步地以低速時(shí)鐘運(yùn)行，因此不需要用于復(fù)位或加載信號(hào)的同步器。如圖4所示，具有穩(wěn)定基準(zhǔn)24的模擬PLL22可用于從低速時(shí)鐘生成高速時(shí)鐘。在這種情況下，模擬PLL22的反饋分頻器將決定高速時(shí)鐘和低速時(shí)鐘的頻率比。然而，也可使用其它用于限定高頻時(shí)鐘和低速時(shí)鐘之間的關(guān)系的方法；例如可劃分CLK2以獲得CLK1。例如如圖5所示，具有計(jì)數(shù)器28的移位器26是較不復(fù)雜的電路。該較低的復(fù)雜度形成了電路上的較小的負(fù)載，并因此使得移位器26能夠以較高的時(shí)鐘頻率運(yùn)行。然而，需要并行負(fù)載電路來(lái)將任何可適用的數(shù)據(jù)載入移位器26。但是并行負(fù)載電路形成了比計(jì)數(shù)器電路和解碼電路將會(huì)形成的負(fù)栽更小的負(fù)栽。如圖6所示，替換的技術(shù)是借助于計(jì)數(shù)器32將數(shù)據(jù)并行地載入寄存器30,并使用多路復(fù)用器34將數(shù)據(jù)多*輸?shù)捷敵龆?。如圖7所示，上述兩種電路的組合也是可行的。當(dāng)使用M個(gè)移位器36、38時(shí)，多路復(fù)用器34依次選擇移位器36、38的輸出。當(dāng)所有移位器輸出均已被置于輸出端時(shí)，移位器36、38將其^t據(jù)移位一位，并且多路復(fù)用器從第一移位器的輸出端再次開(kāi)始。圖7示出了這種布置。當(dāng)使用PLL來(lái)從低速時(shí)鐘CLK1產(chǎn)生高速時(shí)鐘CLK2時(shí)，計(jì)數(shù)器M和L32、28已作為反饋分頻器而存在于模擬PLL22中，因此這并沒(méi)有添加額外的電路。計(jì)數(shù)器M和L的最大計(jì)數(shù)值等于反饋比qfb。在移位器和多路復(fù)用器的組合解決方案中，M和L的乘積等于反饋比qfb。這與每個(gè)基準(zhǔn)周期內(nèi)需要qfb個(gè)輸出值的要求相符。從數(shù)學(xué)上來(lái)說(shuō)，分頻器是與模運(yùn)算相結(jié)合的增量器。換句話說(shuō)，分頻器計(jì)數(shù)并在恰為分頻比2。,的m值處回巻。(^運(yùn)算的結(jié)果是整數(shù)除法的余數(shù)。)計(jì)數(shù)器在每個(gè)高速時(shí)鐘周期增加，直到達(dá)到最終值(模數(shù))，此時(shí)計(jì)數(shù)器回巻并提供用于指示其已回巻的進(jìn)位脈沖。在數(shù)學(xué)上以jCLK2作為高速計(jì)數(shù)器值而將此用公式表示如下<formula>formulaseeoriginaldocumentpage10</formula>對(duì)于每個(gè)低速時(shí)鐘周期，高速時(shí)鐘將生成Qra個(gè)周期。逸里Qfb是逸兩個(gè)時(shí)鐘的頻率比。因此將以qfb個(gè)組成的組來(lái)對(duì)高速時(shí)鐘進(jìn)行計(jì)數(shù)，而不是單獨(dú)地對(duì)每個(gè)高速時(shí)鐘進(jìn)行計(jì)數(shù)。每當(dāng)?shù)退贂r(shí)鐘產(chǎn)生周期時(shí)，就將循環(huán)計(jì)數(shù)器加上qfb。通過(guò)以下公式得到新的計(jì)數(shù)器值<formula>formulaseeoriginaldocumentpage10</formula>在每個(gè)低速時(shí)鐘周期都必須計(jì)算該公式，如圖8所示，其包括模計(jì)數(shù)器40、加法器42和D型觸發(fā)器44。如果重寫(xiě)該公式，則得到(OX2["+1]=,iX2[w]+dmod仏,))mod2。,該公式使得模運(yùn)算可使用更簡(jiǎn)單的硬件，其可如圖9所示地實(shí)現(xiàn)。該圖示示出了以低時(shí)鐘速度運(yùn)行的計(jì)數(shù)器。(eramoda,)的部分只需計(jì)算一次，并且可以替代地使用所存儲(chǔ)的結(jié)果。只需減去至多一個(gè)因數(shù)Q。ut。當(dāng)Qout比QpB小很多時(shí)，必須從總和中減去多個(gè)因數(shù)Q。ut。這不便于用硬件完成。(^modU的值可被編程至寄存器中。在替換的實(shí)施例中可使用硬件表。由于頻率比具有有限的分頻比值QFB，因此所it^的大小也可以保持有限。表3在QFB=8的情況下mod2。M,)的示例表<table>tableseeoriginaldocumentpage11</column></row><table>現(xiàn)在，4艮容易在高速時(shí)鐘的一個(gè)周期的步進(jìn)中產(chǎn)生時(shí)間偏移。只需將循環(huán)計(jì)數(shù)器的值加上期望的偏移的高速時(shí)鐘周期數(shù)，并執(zhí)行模Qout運(yùn)算。該運(yùn)算也是以速時(shí)鐘速率執(zhí)行的。圖10示出了可能的實(shí)現(xiàn)。該實(shí)施例還包含第二加法器48、第二模計(jì)數(shù)器50和第二D型觸發(fā)器52。對(duì)于解碼器的實(shí)現(xiàn)，所&可包含針對(duì)Q一的不同值的波形。這里可采用利用閾值的方法。閾值限定了循環(huán)計(jì)數(shù)器的值，輸出由此改變并產(chǎn)生邊沿。將會(huì)看到這種表方法對(duì)于較小的Q。ut值而言是效率最高的，并且該使用閾值和邊沿的方法可以被擴(kuò)展以克服硬件實(shí)現(xiàn)的計(jì)數(shù)器的最大計(jì)數(shù)值的限制。表方法在循環(huán)計(jì)數(shù)器值已知時(shí)，必須生成輸出圖形的接下來(lái)的QFB個(gè)輸出值。解碼器將循環(huán)計(jì)數(shù)器值映射到輸出值。但是由于循環(huán)計(jì)數(shù)器在較低的時(shí)鐘頻率下運(yùn)行，因此必須計(jì)算多個(gè)輸出值。必須確定從當(dāng)前周期的值開(kāi)始的緊接著的Qra個(gè)輸出值。當(dāng)整個(gè)波形已被存儲(chǔ)在表中時(shí)，計(jì)數(shù)器值可以用作該表中的偏移，以確定接下來(lái)的輸出值。當(dāng)所i^M在寄存器中時(shí)，桶式移位器可以用于選擇波形的正確部分。循環(huán)計(jì)數(shù)器值用作所述表中的偏移，以找到輸出圖形。參見(jiàn)圖ll,其是圖解表示。如圖11所示，數(shù)據(jù)被向右移出。當(dāng)計(jì)數(shù)器值是例如Q。uM時(shí)，必須在波形的第一部分發(fā)生回巻。由于Q。w的值可能變化，因此這并不能容易地通過(guò)硬件完成。因此，波形被擴(kuò)展了緊接著的QFB4個(gè)值，所述緊接著的個(gè)值恰是首先被復(fù)制的值。當(dāng)Q。ut比Qra小時(shí)也存在類(lèi)似的問(wèn)題。波形必須被擴(kuò)展。波形或基本圖形的大小最小為Q。ut+QFB-1。當(dāng)在基準(zhǔn)周期的時(shí)刻達(dá)到循環(huán)計(jì)數(shù)器的最大計(jì)數(shù)值時(shí)，則如圖12所示，為了完整的輸出圖形，需要Qm-l個(gè)額外的比特。表4給出了Q。u^8以下的示例。但是除以l的結(jié)果只是高速時(shí)鐘自身，而用于除以O(shè)的電路仍是對(duì)工程師的挑戰(zhàn)。當(dāng)分頻比是奇數(shù)時(shí)，輸出時(shí)鐘不具有50%的占空比。表4時(shí)鐘波形圖形的樣例表<table>complextableseeoriginaldocumentpage12</column></row><table>當(dāng)Q。ut增加時(shí)，基本圖形的大小也增加。對(duì)于Q。ut的較大值，基本圖形會(huì)變得過(guò)大以至無(wú)法存儲(chǔ)。因此這種方法M于較小的Q一值而言才是可行的。通it^并串轉(zhuǎn)換器之后添加圖13的包括D型觸發(fā)器60、比較器62和多路復(fù)用器64的電路，時(shí)鐘的下降沿可以fe^遲半個(gè)高速時(shí)鐘周期，從而恢復(fù)了50%的占空比。解碼器的簡(jiǎn)單實(shí)現(xiàn)檢查循環(huán)計(jì)數(shù)器值(J)clk2是在閾值TH0以上還是在閾值TH0以下，所述閾值TH0在時(shí)鐘信號(hào)的情況下是分頻值Q。ut的一半。由于循環(huán)計(jì)數(shù)器永遠(yuǎn)達(dá)不到TH1即分頻值Q。ut，因此硬件可以如圖15所示一樣地簡(jiǎn)單。如之前所說(shuō)明的，映射函數(shù)硬件必須在低速時(shí)鐘的每個(gè)周期生成多個(gè)輸出值。在每個(gè)低速時(shí)鐘周期內(nèi)處理Qj^個(gè)高速時(shí)鐘周期。這意味著將會(huì)需要總共Qra個(gè)比較器來(lái)比較緊接著的Qra個(gè)循環(huán)計(jì)數(shù)器值，并找到輸出圖形。需要將閾值TH0與4)CLK2、(J)CLK2+1、…以及小CLK2+Qf^進(jìn)行比較。如圖16所示，從比較器的在邊沿的閾值附近的輸出圖形開(kāi)始。該圖形的寬度為2+Qfb個(gè)比特。該圖形由低時(shí)段和高時(shí)段組成。高度(level)表示是否已超過(guò)閾值?，F(xiàn)在計(jì)算用于正確的輸出波形的偏移。該圖形的起點(diǎn)始于閾值THx減去反饋分頻比Q^之處。因此從當(dāng)前的循環(huán)計(jì)數(shù)器值cj)CLK2減去(THx-QFB)。如果結(jié)果是負(fù)的，則還未超過(guò)閾值，并且使用O作為偏移。如果結(jié)果落在O和Qra之間且包括兩個(gè)端點(diǎn)，則該差值就是所需的偏移。如果結(jié)果大于Qfb，則先前已超過(guò)閾值，并且使用Qfb作為偏移。表5精簡(jiǎn)地示出了這些內(nèi)容。表5針對(duì)循環(huán)計(jì)數(shù)器與閾值之間的差值的偏移值<table>tableseeoriginaldocumentpage13</column></row><table>所使用的基本圖形及其使用可在圖17中找到。當(dāng)計(jì)數(shù)器值是例如Q。uM時(shí)，必須在波形的第一部分發(fā)生回巻。由于Q。ut的取值可能發(fā)生變化，因此這并不能容易地通過(guò)硬件完成。因此，繼閾值THO之后，閾值TH1也需要通過(guò)硬件來(lái)實(shí)現(xiàn)。必須將這兩個(gè)閾值比較器的結(jié)^t目結(jié)合。為此編制了表6。一般地，TH0將會(huì)在TH1之前被超過(guò)，但是需要定義用于THKTHO的情況的值。為了簡(jiǎn)化起見(jiàn)，選擇了如下的規(guī)則如果一個(gè)閾值已M過(guò)，則輸出將為O，當(dāng)零個(gè)或兩個(gè)輸出已被超過(guò)時(shí)，輸出將為1。對(duì)該表的研究表明，該表描述了EXNOR函數(shù)。闊值TH1將被設(shè)為Q。ut。表6閾值結(jié)果的輸出映射<table>tableseeoriginaldocumentpage14</column></row><table>圖19和圖20分別示出了功能框圖和可能的波形。閾值比較器的輸出是寬度為Qfb個(gè)比特的EXNOR函數(shù)具有寬度為qfb個(gè)比特的結(jié)果。以與針對(duì)單個(gè)閾值所使用的方式相同的方式而生成針對(duì)兩個(gè)閾值的輸出的多個(gè)值。兩個(gè)閾值的輸出結(jié)果被以寬度為qfb的字而逐位進(jìn)行EXNOR運(yùn)算。然后作為結(jié)果的字被載入串并轉(zhuǎn)換器。這將與以下做法的結(jié)果相同將結(jié)果載入兩個(gè)串并轉(zhuǎn)換器，并對(duì)所述轉(zhuǎn)換器的輸出進(jìn)行EXNOR運(yùn)算。如果閾值TH0較小即實(shí)際上比QFB小，則該閾值TH0將會(huì)接近于上個(gè)周期的閣值TH1。如圖21所示，就4象在周期末端處4吏用TH1—樣，需要在前一個(gè)周期中檢測(cè)該閾值TH0。仍需要額外的閾值比較器來(lái)對(duì)循環(huán)計(jì)數(shù)器與閾值TH2進(jìn)行比較。TH2的值將是TH0+Q。ut。但是，當(dāng)TH0被確保一直大于Qra時(shí)，不需要該TH2閾值。如圖22所示，比較器的輸出再次^MC輸入EXNOR。再次以與針對(duì)單個(gè)閾值所使用的方式相同的方式而生成閾值的輸出的多個(gè)值。所述閾值的輸出結(jié)果再次被以寬度為Q^的字而逐位進(jìn)行EXNOR運(yùn)算。取決于q。ut的值，qfb個(gè)以下的邊沿會(huì)出現(xiàn)在輸出中。當(dāng)每個(gè)高速時(shí)鐘內(nèi)出現(xiàn)邊沿時(shí)，在Q。ut是2時(shí)出現(xiàn)最大邊沿?cái)?shù)。這意味著需要總共Qra個(gè)閾值電路。然而，這由于過(guò)大的硬件開(kāi)銷(xiāo)而并不被期望。對(duì)于輸出分頻比大于循環(huán)計(jì)數(shù)器容量MAXCNT的情況,需要輔助措施。外部過(guò)程如在微處理器上運(yùn)行的程序進(jìn)行循環(huán)計(jì)數(shù)，但是速率要慢很多。當(dāng)用軟件實(shí)現(xiàn)該外部過(guò)程時(shí)，為了擴(kuò)展計(jì)數(shù)能力，只需要對(duì)軟件進(jìn)行改變。利用軟件將循環(huán)計(jì)數(shù)器SWent與閾值SWTHx進(jìn)行比較，并檢查在硬件循環(huán)計(jì)數(shù)器的范圍MAX^內(nèi)是否發(fā)生所述結(jié)果。然后，計(jì)數(shù)器被載入0，并且適當(dāng)?shù)闹当惠d入閾值寄存器。以下算法是如何計(jì)算閾值的示例l.f《《S1TH0SifeftL〗<0》U'Z結(jié)果已發(fā)生，s01《■《〃在計(jì)數(shù)器范圍內(nèi)麵asr擺-騰自〃在計(jì)數(shù)器范圍之外T別=MAKe由if"調(diào)H1-SK自t;<MMcmt〗，〃在計(jì)數(shù)器范圍內(nèi)Till^SW皿—認(rèn)C:自:〗i','7在計(jì)數(shù)器范圍之外飄》M織cnu》!v在計(jì)數(shù)器范圍內(nèi)TH2;SWTH2—SWem*i〃在計(jì)數(shù)器范圍之外}該算法必須以定時(shí)間隔執(zhí)行。當(dāng)該間隔是與最大計(jì)數(shù)器值相對(duì)應(yīng)的時(shí)間間隔的分?jǐn)?shù)時(shí)，該算法對(duì)于在循環(huán)計(jì)數(shù)器的最大容量?jī)?nèi)遺漏更新記號(hào)的情況而言將是魯棒的。只要硬件計(jì)數(shù)器在最大計(jì)數(shù)間隔內(nèi)至少更新一次，則將一切正常。當(dāng)計(jì)數(shù)器超過(guò)最大計(jì)數(shù)器值MAXcwT減去(QFB+1)的結(jié)果時(shí)，計(jì)數(shù)器必須停止。計(jì)數(shù)器可能不回巻。這樣，在軟件斷定計(jì)數(shù)器到達(dá)下個(gè)邊沿之前將維持上一個(gè)輸出值。在圖23中，循環(huán)計(jì)數(shù)器已超過(guò)閾值THa。硬件閾值之一將被編程為使用0來(lái)指示超過(guò)閾值。閾值THb落入硬件循環(huán)計(jì)數(shù)器的范圍內(nèi)，并且硬件閾值之一被編程為當(dāng)前軟件計(jì)數(shù)器值與軟件閾值THb之間的差值。第三閾值THc仍在硬件循環(huán)計(jì)數(shù)器的范圍之外，并且硬件閾值將被編程為全l，即，硬件計(jì)數(shù)器永遠(yuǎn)達(dá)不到的值。這些實(shí)施例提供了以下優(yōu)點(diǎn)移位器可以以高于計(jì)數(shù)器的頻率運(yùn)行；在高頻域中無(wú)需計(jì)數(shù)器(這縮減了工廠測(cè)試時(shí)間)；DCO的調(diào)準(zhǔn)和具有靈活的分頻比的輸出計(jì)數(shù)器；波形的靈活性；以及易于在一個(gè)高頻時(shí)鐘的步進(jìn)中實(shí)現(xiàn)偏移。因此，本發(fā)明的實(shí)施例使用具有頻率比為Qra的兩個(gè)時(shí)鐘CLK1和CLK2以及串并轉(zhuǎn)換器，其中以時(shí)鐘CLK1運(yùn)行低速計(jì)數(shù)器，以時(shí)鐘CLK2運(yùn)行高速計(jì)數(shù)器。低頻時(shí)鐘CLK1用于計(jì)數(shù)、輸出解碼或者產(chǎn)生波形。高頻時(shí)鐘CLK2用于輸出波形。也可使用高頻時(shí)鐘的子速率來(lái)輸出波形。在時(shí)鐘CLK1的每個(gè)周期內(nèi)，計(jì)數(shù)器值通常會(huì)增加QFB。當(dāng)使用CLK1的子速率S時(shí)，計(jì)數(shù)器將使用8*(^8。對(duì)計(jì)數(shù)器的結(jié)果進(jìn)行模Q。ut運(yùn)算，其中Q。ut是輸出分頻比。本發(fā)明的實(shí)施例包括并發(fā)計(jì)算多個(gè)輸出值，即，包含針對(duì)變化的分頻比的輸出波形的表，其中計(jì)數(shù)器值用作針對(duì)選定分頻比Q。ut的波形中的偏移，以得到緊接著的QFB個(gè)輸出值。閾值可用于限定輸出信號(hào)的邊沿，其中將閾值與計(jì)數(shù)器值進(jìn)行比較，并且將閾值比較器的結(jié)^目結(jié)合以形成輸出信號(hào)。外部處理器或者計(jì)算機(jī)可用于更新計(jì)數(shù)器和閾值，以使得在超過(guò)硬件計(jì)數(shù)器的物理限制時(shí)能夠進(jìn)行計(jì)數(shù)。在這種情況下，由計(jì)算機(jī)或者處理器完成計(jì)數(shù)，并且計(jì)數(shù)器和閾值被編程以覆蓋在更新時(shí)刻之間。通過(guò)在計(jì)算機(jī)或者處理器上運(yùn)行的軟件來(lái)擴(kuò)展受限的計(jì)數(shù)范圍。在擴(kuò)展閾值模式中，計(jì)數(shù)器在接近于最大計(jì)數(shù)值時(shí)不會(huì)回巻，而是暫停。并串轉(zhuǎn)換器用于借助于高速時(shí)鐘CLK2而輸出數(shù)據(jù)。并串轉(zhuǎn)換器可以被實(shí)現(xiàn)為并行負(fù)載移位器、或多路復(fù)用器、或多路復(fù)用器與并行輸入移位器的組合。外部過(guò)程可以初始化和更新計(jì)數(shù)器值和閾值。該外部過(guò)程可以是計(jì)算機(jī)或者處理器。最優(yōu)解決方案包括上述三種方法(表、邊沿和擴(kuò)展邊沿)的組合。使用多于三個(gè)的閾值可產(chǎn)生比時(shí)鐘和幀脈沖更復(fù)雜的波形?？梢酝ㄟ^(guò)低速時(shí)鐘CLK1和高速時(shí)鐘CLK2構(gòu)成的一對(duì)時(shí)鐘來(lái)使用低速計(jì)數(shù)器、解碼器、高速計(jì)數(shù)器和串并轉(zhuǎn)換器的多個(gè)集合。當(dāng)分頻比是2的乘冪時(shí)，可以執(zhí)行優(yōu)化以減少硬件數(shù)量。權(quán)利要求1.一種頻率合成器，包括以頻率fCLK1運(yùn)行的第一時(shí)鐘；以頻率fCLK2運(yùn)行的第二時(shí)鐘，其中頻率fCLK2高于頻率fCLK1，所述頻率具有固定比率QFB＝fCLK2/fCLK1；計(jì)數(shù)器，其由所述第一時(shí)鐘驅(qū)動(dòng)，并在所述第一時(shí)鐘的每個(gè)周期內(nèi)增加預(yù)定數(shù)，所述預(yù)定數(shù)是QFB或是QFB的約數(shù)；解碼器，用于轉(zhuǎn)換所述計(jì)數(shù)器的輸出，以在所述第一時(shí)鐘的連續(xù)周期內(nèi)并行地產(chǎn)生QFB個(gè)或QFB的約數(shù)個(gè)輸出值；以及并串轉(zhuǎn)換器，用于以由所述第二時(shí)鐘確定的速率串行地輸出所述輸出值。2.根據(jù)權(quán)利要求1所述的頻率合成器，其中所述計(jì)數(shù)器在所述第一時(shí)鐘的每個(gè)周期內(nèi)增加QFB，以及所述并串轉(zhuǎn)換器以所述第二時(shí)鐘的速率輸出Qra個(gè)輸出值。3.根據(jù)權(quán)利要求1所述的頻率合成器，其中所述并串轉(zhuǎn)換器以所述第二時(shí)鐘的子速率輸出所述QFB的約數(shù)個(gè)輸出值。4.根據(jù)權(quán)利要求1-3任一項(xiàng)所述的頻率合成器，其中所述第二時(shí)鐘是通it^所述第一時(shí)鐘導(dǎo)出所述第二時(shí)鐘的鎖相環(huán)來(lái)提供的。5.根據(jù)權(quán)利要求1所述的頻率合成器，其中所述計(jì)數(shù)器包括模計(jì)數(shù)器，以及設(shè)置有用于在所述第一時(shí)鐘的每個(gè)周期內(nèi)將所述計(jì)數(shù)器增加值QFBmodQ。ut的加法器，其中modQ。ut是所述計(jì)數(shù)器的^lt值。6.根據(jù)權(quán)利要求1所述的頻率合成器，其中所述解碼器包括存儲(chǔ)有輸出值的完整集合的查找表，以及所述計(jì)數(shù)器的值被用作所述表中的偏移，用于確定緊接著的輸出值。7.根據(jù)權(quán)利要求1所述的頻率合成器，其中所述表包含針對(duì)不同分頻比的輸出值的集合。8.根據(jù)權(quán)利要求1所述的頻率合成器，其中所述解碼器包括閥值檢測(cè)器，用于確定所述計(jì)數(shù)器的輸出是在預(yù)定岡值以上還是以下。9.根據(jù)權(quán)利要求6所述的頻率合成器，其中所述解碼器從當(dāng)前計(jì)數(shù)器值中減去所述閥值-QFB,并根據(jù)所述減法來(lái)確定所述偏移。10.根據(jù)權(quán)利要求9所述的頻率合成器，其中，如果所述減法的結(jié)果是負(fù)的，則所述解碼器使用零作為偏移，如果所述減法的結(jié)果介于零和Qra之間，則所述解碼器使用差值作為所述偏移，以及如果所述結(jié)果大于QFB，則使用Qra作為所述偏移。11.根據(jù)權(quán)利要求10所述的頻率合成器，還包括桶式移位器，用于根據(jù)所述查找表產(chǎn)生所述輸出值。12.根據(jù)權(quán)利要求9所述的頻率合成器，其中所述并串轉(zhuǎn)換器選自由以下元件組成的組并行負(fù)載移位器、多路復(fù)用器、以及多路復(fù)用器和并行負(fù)載移位器的組合。13.根據(jù)權(quán)利要求l所述的頻率合成器，其中所述解碼器包括外部微處理器，用于對(duì)所述第二時(shí)鐘的周期進(jìn)行計(jì)數(shù)并將所計(jì)數(shù)的周期與預(yù)定閥值進(jìn)行比較。14.一種頻率合成方法，包括提供以頻率fci^運(yùn)行的第一時(shí)鐘；提供以頻率fcxK2運(yùn)行的第二時(shí)鐘，其中頻率fcLK2高于頻率fcLia,所述頻率具有固定比率QFB=fcXK2/fCLK1;將計(jì)數(shù)器在所述第一時(shí)鐘的每個(gè)周期內(nèi)增加預(yù)定數(shù)，所述預(yù)定數(shù)是Qra或是Qra的約數(shù)；對(duì)所述計(jì)數(shù)器的輸出進(jìn)行轉(zhuǎn)換，以在所述第一時(shí)鐘的連續(xù)周期內(nèi)并行地產(chǎn)生Qra個(gè)或QFB的約數(shù)個(gè)輸出值；以及以由所述第二時(shí)鐘確定的速率串行地輸出所述輸出值。15.根據(jù)權(quán)利要求14所述的方法，其中所述計(jì)數(shù)器在所述第一時(shí)鐘的每個(gè)周期內(nèi)增加QFB,以及以所述第二時(shí)鐘的速率輸出QFB個(gè)輸出值。16.根據(jù)權(quán)利要求14所述的方法，其中以所述第二時(shí)鐘的子速率輸出所述QFB的約數(shù)個(gè)輸出值。17.根據(jù)權(quán)利要求14所述的方法，其中在所述第一時(shí)鐘的每個(gè)周期內(nèi)將所述計(jì)數(shù)器增加值QFBmodQ。ut，其中modQ。ut是所述計(jì)數(shù)器的模數(shù)值。18.根據(jù)權(quán)利要求14所述的方法，還包括在查找表中存儲(chǔ)輸出值的完整集合，以及將所述計(jì)數(shù)器的輸出用作查找表中的偏移，以確定緊接著的輸出值。19.根據(jù)權(quán)利要求18所述的方法，其中所&包含針對(duì)不同分頻比的輸出值的集合。20.根據(jù)權(quán)利要求18所述的方法，包括從當(dāng)前計(jì)數(shù)器值減去所述閥值-QpB，以及根據(jù)所述減法來(lái)確定所述偏移。21.根據(jù)權(quán)利要求14所述的方法，其中所述輸出值是通過(guò)確定所述計(jì)數(shù)器值是在預(yù)定閥值以上還是以下來(lái)獲得的。全文摘要本發(fā)明公開(kāi)了一種具有擴(kuò)展的范圍能力的靈活波形發(fā)生器。一種頻率合成器，其包括以頻率f_CLK1運(yùn)行的第一時(shí)鐘，以頻率f_CLK2運(yùn)行的第二時(shí)鐘，其中頻率f_CLK2高于頻率f_CLK1，所述頻率具有固定比率Q_FB＝f_CLK2/f_CLK1；由所述第一時(shí)鐘驅(qū)動(dòng)的計(jì)數(shù)器；解碼器，用于在所述第一時(shí)鐘的每個(gè)周期內(nèi)并行地產(chǎn)生Q_FB個(gè)輸出值；以及并串轉(zhuǎn)換器，用于以所述第二時(shí)鐘的頻率串行地輸出這些Q_FB個(gè)輸出值。文檔編號(hào)H03L7/16GK101359909SQ200810129998公開(kāi)日2009年2月4日申請(qǐng)日期2008年7月30日優(yōu)先權(quán)日2007年7月31日發(fā)明者約翰內(nèi)斯·埃爾馬努斯·阿洛伊修斯·德·里科,羅伯特斯·勞倫丘斯·萬(wàn)·德·瓦爾克申請(qǐng)人:扎爾林克半導(dǎo)體股份有限公司