專利名稱：串行/并列數(shù)據(jù)轉(zhuǎn)換裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種串行/并列數(shù)據(jù)轉(zhuǎn)換裝置及方法，尤指一種利用延
遲信號(hào)和三級(jí)的緩存器(register)做串行數(shù)據(jù)到并列數(shù)據(jù)(serial to parallel)的轉(zhuǎn)換裝置及方法。
背景技術(shù)：
參考圖1，為傳統(tǒng)串行/并列數(shù)據(jù)轉(zhuǎn)換裝置的電路方塊示意圖。在 傳統(tǒng)的串行/并列數(shù)據(jù)轉(zhuǎn)換裝置1中，串行數(shù)據(jù)轉(zhuǎn)換成并列數(shù)據(jù)的電路 設(shè)計(jì)方式大多采用移位緩存器10，其中，移位緩存器IO包括多個(gè)正反 器102。串行數(shù)據(jù)SD0-SD6受到高頻(Mbps or Gbps)的串行工作頻率 serial一clk驅(qū)動(dòng)，依序被存入移位緩存器10的正反器102中，并且同時(shí) 被呈現(xiàn)在正反器102的輸出端Q0-Q6。
配合圖2，復(fù)參考圖l，頻率產(chǎn)生器11根據(jù)串行工作頻率serial—clk 產(chǎn)生一并列工作頻率parallel—clk，其中，該些串行數(shù)據(jù)SD0 SD6連同 最后一筆的串行數(shù)據(jù)SD7，受到并列工作頻率parallel—clk的驅(qū)動(dòng)，被 存入移位緩存器10下一級(jí)的并列緩存器12中，并且同時(shí)被呈現(xiàn)在并 列緩存器12的輸出端Q0-Q7，而形成并列數(shù)據(jù)PD0 PD7。
然而，串行數(shù)據(jù)SD0-SD7到并列數(shù)據(jù)PD0-PD7的轉(zhuǎn)換操作于高 的頻率，而過高的操作頻率將讓移位緩存器10下一級(jí)的并列緩存器12 不容易實(shí)現(xiàn)其它邏輯運(yùn)作，進(jìn)而導(dǎo)致移位緩存器10與并列緩存器12 之間沒有邏輯運(yùn)算，前述的并列緩存器12包括多個(gè)正反器122。同時(shí)， 移位緩存器10送出的并列數(shù)據(jù)PD0-PD7僅能被存放在并列緩存器12， 而無法繼續(xù)再傳遞給并列緩存器12的下一級(jí)，因?yàn)闆]有多余的頻率將 并列緩存器12的數(shù)據(jù)往外送。
因此，串行數(shù)據(jù)SD0-SD7到并列數(shù)據(jù)PD0-PD7的轉(zhuǎn)換，如果沒 有輸入多余的串行工作頻率serial—dk，將沒有辦法降低移位緩存器10 下一級(jí)(并列緩存器12)的操作頻率，移位緩存器10將造成頻率過高， 移位緩存器10與并列緩存器12將需要額外的頻率?；蛘?，造成并列 數(shù)據(jù)PD0-PD7存放在并列緩存器12，而無法繼續(xù)送給并列緩存器12 的下一級(jí)
發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種串行/并列數(shù)據(jù)轉(zhuǎn)換裝置及方法，其利
用延遲信號(hào)(delay pulse)和三級(jí)的緩存器(register)做串行數(shù)據(jù)到同步 并列數(shù)據(jù)轉(zhuǎn)換(serial to parallel),并且不需要輸入額外的串行工作頻率， 而得以實(shí)現(xiàn)降低并列端(parallel terminal)的操作頻率和完成數(shù)據(jù)轉(zhuǎn)換。
本發(fā)明的串行/并列數(shù)據(jù)轉(zhuǎn)換裝置包括有 一第一數(shù)據(jù)緩存器、一 第二數(shù)據(jù)緩存器、 一第三數(shù)據(jù)緩存器、 一頻率除頻器及一延遲控制器。 其中，第一數(shù)據(jù)緩存器根據(jù)一第一工作頻率，將一串行數(shù)據(jù)存成一并 列數(shù)據(jù)。同時(shí)，頻率除頻器接收該第一工作頻率，以及輸出一第二工 作頻率。第二數(shù)據(jù)緩存器連接于第一數(shù)據(jù)緩存器與頻率除頻器，根據(jù)
第二工作頻率，以擷取該并列數(shù)據(jù)。延遲控制器連接于頻率除頻器， 延遲第二工作頻率，以及輸出一第三工作頻率。第三數(shù)據(jù)緩存器連接 于第二數(shù)據(jù)緩存器與延遲控制器，根據(jù)第三工作頻率，以擷取該并列 數(shù)據(jù)。
本發(fā)明的轉(zhuǎn)換方法在于，首先參考一第一工作頻率，用以將一串 行數(shù)據(jù)轉(zhuǎn)換成一并列數(shù)據(jù)，并且，儲(chǔ)存該并列數(shù)據(jù)于第一數(shù)據(jù)緩存器。 接下來，進(jìn)行第一工作頻率的除頻運(yùn)算，用以產(chǎn)生一第二工作頻率。 然后，參考該第二工作頻率用以擷取該并列數(shù)據(jù)，并且，儲(chǔ)存該并列 數(shù)據(jù)于第二數(shù)據(jù)緩存器。接著，進(jìn)行該第二工作頻率的延遲運(yùn)算以產(chǎn) 生一第三工作頻率。最后，參考該第三工作頻率用以擷取該并列數(shù)據(jù)， 并且，儲(chǔ)存該并列數(shù)據(jù)于第三數(shù)據(jù)緩存器。
綜上所述，本發(fā)明利用頻率除頻器降低并列端(parallel terminal)的 操作頻率，另外借助延遲控制器提供的延遲信號(hào)完成數(shù)據(jù)轉(zhuǎn)換，而不
需要輸入額外的串行工作頻率。
以上的概述與接下來的詳細(xì)說明皆為示范性質(zhì)，是為了進(jìn)一步說 明本發(fā)明的保護(hù)范圍。而有關(guān)本發(fā)明的其它目的與優(yōu)點(diǎn)，將用后續(xù)的 說明與附圖加以闡述。


圖1為傳統(tǒng)串行/并列數(shù)據(jù)轉(zhuǎn)換裝置的電路方塊示意圖； 圖2為傳統(tǒng)各信號(hào)的示意圖；.
圖3為本發(fā)明串行/并列數(shù)據(jù)轉(zhuǎn)換裝置的電路方塊示意圖4為本發(fā)明各信號(hào)的示意圖；及
圖5為本發(fā)明的轉(zhuǎn)換方法流程示意圖。
附圖標(biāo)記說明
現(xiàn)有
傳統(tǒng)的串行/并列數(shù)據(jù)轉(zhuǎn)換裝置1 移位緩存器10正反器102
串行數(shù)據(jù)SD0-SD7 并列數(shù)據(jù)PD0-PD7 頻率產(chǎn)生器11 串行工作頻率serial_clk 并列工作頻率parallel—elk 并列緩存器12 正反器122
本發(fā)明
轉(zhuǎn)換裝置2
第一數(shù)據(jù)緩存器20
第二數(shù)據(jù)緩存器22
第三數(shù)據(jù)緩存器24
頻率除頻器26
延遲控制器28
第一工作頻率S1
第二工作頻率S2
第三工作頻率S3
串行數(shù)據(jù)SD0 SD7
并列數(shù)據(jù)PD0 PD7
第一正反器202
第二正反器222
第三正反器242
延遲時(shí)間Td
具體實(shí)施例方式
請(qǐng)參閱圖3，為本發(fā)明串行/并列數(shù)據(jù)轉(zhuǎn)換裝置的電路方塊示意圖， 該轉(zhuǎn)換裝置2包括有一第一數(shù)據(jù)緩存器20、 一第二數(shù)據(jù)緩存器22、 一 第三數(shù)據(jù)緩存器24、 一頻率除頻器26及一延遲控制器28。其中，第 一數(shù)據(jù)緩存器20根據(jù)一第一工作頻率Sl，將一串行數(shù)據(jù)SD0 SD7存 成一并列數(shù)據(jù)PD0 PD7。同時(shí)，頻率除頻器26接收第一工作頻率Sl， 以及輸出一第二工作頻率S2。第二數(shù)據(jù)緩存器22連接于第一數(shù)據(jù)緩存 器20與頻率除頻器26，根據(jù)第二工作頻率S2，以擷取該并列數(shù)據(jù) PD0 PD7。延遲控制器28連接于頻率除頻器26，延遲第二工作頻率 S2，以及輸出一第三工作頻率S3。第三數(shù)據(jù)緩存器24連接于第二數(shù)據(jù) 緩存器22與延遲控制器28，根據(jù)第三工作頻率S3，以擷取并列數(shù)據(jù)PD0 PD7，并且于第三數(shù)據(jù)緩存器24輸出端呈現(xiàn)并列數(shù)據(jù)PD0 PD7。 復(fù)參閱圖3，本發(fā)明以n位的并列數(shù)據(jù)輸出作為實(shí)施的說明，第 一數(shù)據(jù)緩存器20由n-l個(gè)第一正反器202組成為一位移緩存器；第二 數(shù)據(jù)緩存器22由n個(gè)第二正反器222組成為一緩沖緩存器；第三數(shù)據(jù) 緩存器24由n個(gè)第三正反器242組成為一并列緩存器，前述中n=8， 并且，第一正反器202、第二正反器222及第三正反器242為一D型 正反器。
配合圖3，參閱圖4，為本發(fā)明各信號(hào)的示意圖。其中，頻率除頻 器26對(duì)第一工作頻率Sl進(jìn)行除頻操作，而將第一工作頻率Sl降為n 倍頻的第二工作頻率S2輸出。同時(shí)，延遲控制器28將第二工作頻率 S2進(jìn)行延遲操作，進(jìn)而產(chǎn)生第三工作頻率S3，其中，第三工作頻率S3 延后第二工作頻率S2 —延遲時(shí)間Td。
同時(shí)，在第一數(shù)據(jù)緩存器20中，n-l個(gè)第一正反器202受控于第 一工作頻率Sl的頻率上升緣(rice edge),而依序地儲(chǔ)存串行數(shù)據(jù) SD0 SD6，并且呈現(xiàn)并列數(shù)據(jù)PD0 PD6于輸出端Q0 Q6。其中，該些 串行數(shù)據(jù)SD0 SD6連同第一工作頻率Sl的最后一串行數(shù)據(jù)SD7形成 并列數(shù)據(jù)PD0 PD7。
另外，第二數(shù)據(jù)緩存器22中n-l個(gè)第二正反器222的輸入端D0 D6 并接于第一數(shù)據(jù)緩存器20中n-l個(gè)第一正反器202的輸出端Q0 Q6， 用以接收并列數(shù)據(jù)PD0 PD6，同時(shí)，第二數(shù)據(jù)緩存器22中未連接于第 一數(shù)據(jù)緩存器20的輸入端D7直接取得第一工作頻率S1的最后一串行 數(shù)據(jù)SD7。如此，第二數(shù)據(jù)緩存器22中n個(gè)第二正反器222受控于較 第一工作頻率Sl低n倍頻率的第二工作頻率S2的頻率上升緣(rice edge),以擷取并列數(shù)據(jù)PD0 PD7，同時(shí)，該并列數(shù)據(jù)PD0 PD7會(huì)呈 現(xiàn)于第二數(shù)據(jù)緩存器22的輸出端Q0 Q7。
配合圖3，參閱圖4，第三數(shù)據(jù)緩存器24中n個(gè)第三正反器242 的輸入端D0 D7并接于第二數(shù)據(jù)緩存器22中n個(gè)第二正反器222的 輸出端Q0 Q7，用以接收并列數(shù)據(jù)PD0 PD7。如此，第三數(shù)據(jù)緩存器 24中n個(gè)第三正反器242受控于第三工作頻率S3的頻率上升緣(rice edge),以擷取并列數(shù)據(jù)PD0 PD7，并且，呈現(xiàn)該并列數(shù)據(jù)PD0 PD7 于第三數(shù)據(jù)緩存器24的輸出端Q0 Q7。
綜上，本發(fā)明的轉(zhuǎn)換裝置2先利用第一工作頻率Sl和第一數(shù)據(jù)緩 存器20來收集串行數(shù)據(jù)SD0 SD7。當(dāng)串行資料SD0 SD7收集完成， 頻率除頻器26依據(jù)第一工作頻率Sl，而產(chǎn)生第二工作頻率S2，用以 控制第一數(shù)據(jù)緩存器20的數(shù)據(jù)更新(update)到第二數(shù)據(jù)緩存器22，此 時(shí)，串行數(shù)據(jù)SD0 SD7轉(zhuǎn)換到并列數(shù)據(jù)PD0 PD7(serial to parallel)已 完成。
7另外，延遲控制器28考慮正反器工作時(shí)的建立時(shí)間(setup time) 和保持時(shí)間(hold time),適當(dāng)?shù)匮舆t第二工作頻率S2 —個(gè)延遲時(shí)間 Td以產(chǎn)生第三工作頻率S3。第三工作頻率S3用來控制第三數(shù)據(jù)緩存 器24，以擷取第二數(shù)據(jù)緩存器22輸出的并列數(shù)據(jù)PD0 PD7。同時(shí)， 第三工作頻率S3有很充裕(margin)的時(shí)間對(duì)第二數(shù)據(jù)緩存器22輸出 的并列數(shù)據(jù)PD0 PD7做運(yùn)算。
配合圖3，請(qǐng)參閱圖5，接下來說明本發(fā)明的轉(zhuǎn)換方法。首先，依 據(jù)第一工作頻率S1的操作(頻率上升緣)，而將串行數(shù)據(jù)轉(zhuǎn)換成n位 的并列數(shù)據(jù)(S100)，此時(shí)，并列數(shù)據(jù)被儲(chǔ)存于第一數(shù)據(jù)緩存器20中， 同時(shí)也呈現(xiàn)于第一數(shù)據(jù)緩存器20的輸出端。接著，利用頻率除頻器26 對(duì)第一工作頻率Sl進(jìn)行頻率的除頻運(yùn)算，以將第一工作頻率Sl降為n 倍頻的第二工作頻率S2 (S102)。然后，依據(jù)第二工作頻率S22的操作 (頻率上升緣)，并列數(shù)據(jù)從第一數(shù)據(jù)緩存器20的輸出端，被轉(zhuǎn)送至 第二數(shù)據(jù)緩存器22 (S104)，同時(shí)也呈現(xiàn)于第二數(shù)據(jù)緩存器22的輸出
丄山順。
另外，利用延遲控制器28對(duì)該第二工作頻率S2進(jìn)行延遲運(yùn)算， 以產(chǎn)生第三工作頻率S3(106)。最后，依據(jù)第三工作頻率S3的操作(頻 率上升緣)，并列數(shù)據(jù)從第二數(shù)據(jù)緩存器22的輸出端，被轉(zhuǎn)送至第三 數(shù)據(jù)緩存器24 (S108)，同時(shí)也呈現(xiàn)于第三數(shù)據(jù)緩存器24的輸出端。
綜上所述，本發(fā)明所提供的串行/并列數(shù)據(jù)轉(zhuǎn)換裝置2主要使用了 頻率除頻器來降低并列端(parallelterminal)的操作頻率，同時(shí)，借助延 遲控制器提供的延遲信號(hào)，來完成并列數(shù)據(jù)的轉(zhuǎn)換。因此，本發(fā)明利 用延遲信號(hào)和三級(jí)的緩存器做串行數(shù)據(jù)到并列數(shù)據(jù)的轉(zhuǎn)換，不需要額 外的串行工作頻率，同時(shí)，也得以實(shí)現(xiàn)降低并列端的操作頻率和完成 數(shù)據(jù)轉(zhuǎn)換。
以上所述，僅為本發(fā)明最佳的具體實(shí)施例，但本發(fā)明的特征并不 局限于此，任何本領(lǐng)域技術(shù)人員在本發(fā)明的領(lǐng)域內(nèi)，可輕易思及的變 化或修飾，皆可涵蓋在本案的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種串行/并列數(shù)據(jù)轉(zhuǎn)換裝置，其特征在于，包括一第一數(shù)據(jù)緩存器，根據(jù)一第一工作頻率，將一串行數(shù)據(jù)存成一并列數(shù)據(jù)；一頻率除頻器，接收該第一工作頻率，以及對(duì)該第一工作頻率除頻以輸出一第二工作頻率；一第二數(shù)據(jù)緩存器，連接于該第一數(shù)據(jù)緩存器與該頻率除頻器，該第二數(shù)據(jù)緩存器根據(jù)該第二工作頻率，以擷取該并列數(shù)據(jù)；一延遲控制器，連接于該頻率除頻器，該延遲控制器延遲該第二工作頻率以輸出一第三工作頻率；及一第三數(shù)據(jù)緩存器，連接于該第二數(shù)據(jù)緩存器與該延遲控制器，該第三數(shù)據(jù)緩存器根據(jù)該第三工作頻率，以擷取該并列數(shù)據(jù)。
2. 如權(quán)利要求1所述的串行/并列數(shù)據(jù)轉(zhuǎn)換裝置，其特征在于，該并列數(shù)據(jù)為一 n位的并列數(shù)據(jù)，且該第一數(shù)據(jù)緩存器由n-l個(gè)第一正反器組成，其中n-l個(gè)第一正反器受控于該第一工作頻率的頻率上升緣，依序?qū)⒃摯袛?shù)據(jù)轉(zhuǎn)成該并列數(shù)據(jù)。
3. 如權(quán)利要求2所述的串行/并列數(shù)據(jù)轉(zhuǎn)換裝置，其特征在于，該第一正反器為一 D型正反器。
4. 如權(quán)利要求2所述的串行/并列數(shù)據(jù)轉(zhuǎn)換裝置，其特征在于，該頻率除頻器將該第一工作頻率降為n倍頻的該第二工作頻率輸出。
5. 如權(quán)利要求4所述的串行/并列數(shù)據(jù)轉(zhuǎn)換裝置，其特征在于，該第二數(shù)據(jù)緩存器由n個(gè)第二正反器組成，并且，n-l個(gè)第二正反器的輸入端并接于n-l個(gè)第一正反器的輸出端，其中n個(gè)第二正反器受控于該第二工作頻率的頻率上升緣，以擷取該并列數(shù)據(jù)。
6. 如權(quán)利要求5所述的串行/并列數(shù)據(jù)轉(zhuǎn)換裝置，其特征在于，該第二正反器為一D型正反器。
7. 如權(quán)利要求5所述的串行/并列數(shù)據(jù)轉(zhuǎn)換裝置，其特征在于，該第三數(shù)據(jù)緩存器由n個(gè)第三正反器組成，并且，n個(gè)第三正反器的輸入端并接于n個(gè)第二正反器的輸出端，其中n個(gè)第三正反器受控于該第三工作頻率的頻率上升緣，以擷取該并列數(shù)據(jù)。
8. 如權(quán)利要求7所述的串行/并列數(shù)據(jù)轉(zhuǎn)換裝置，其特征在于，該第三正反器為一D型正反器。
9. 一種串行/并列數(shù)據(jù)轉(zhuǎn)換方法，其特征在于，包括參考一第一工作頻率，將一串行數(shù)據(jù)轉(zhuǎn)換成一并列數(shù)據(jù)，并且，儲(chǔ)存該并列數(shù)據(jù)于一第一數(shù)據(jù)緩存器；進(jìn)行該第一工作頻率的除頻運(yùn)算，以產(chǎn)生一第二工作頻率；參考該第二工作頻率，用以擷取該并列數(shù)據(jù)，并且，儲(chǔ)存該并列數(shù)據(jù)于一第二數(shù)據(jù)緩存器；進(jìn)行該第二工作頻率的延遲運(yùn)算，以產(chǎn)生一第三工作頻率；及參考該第三工作頻率，用以擷取該并列數(shù)據(jù)，并且，儲(chǔ)存該并列數(shù)據(jù)于一第三數(shù)據(jù)緩存器。
10. 如權(quán)利要求9所述的串行/并列數(shù)據(jù)轉(zhuǎn)換方法，其特征在于，該并列數(shù)據(jù)為一n位的并列數(shù)據(jù)。
11. 如權(quán)利要求10所述的串行/并列數(shù)據(jù)轉(zhuǎn)換方法，其特征在于，將該串行數(shù)據(jù)轉(zhuǎn)成該并列數(shù)據(jù)的步驟，參考該第一工作頻率的頻率上升緣。
12. 如權(quán)利要求10所述的串行/并列數(shù)據(jù)轉(zhuǎn)換方法，其特征在于，擷取該并列數(shù)據(jù)的步驟，參考該第二工作頻率或第三工作頻率的頻率上升緣。
13. 如權(quán)利要求10所述的串行/并列數(shù)據(jù)轉(zhuǎn)換方法，其特征在于，除頻運(yùn)算的步驟，將該第一工作頻率降為n倍頻的該第二工作頻率輸出。
全文摘要
一種串行/并列數(shù)據(jù)轉(zhuǎn)換裝置及方法，利用延遲信號(hào)和三級(jí)的緩存器做串行數(shù)據(jù)到并列數(shù)據(jù)的轉(zhuǎn)換，其中轉(zhuǎn)換裝置包括有一第一數(shù)據(jù)緩存器、一第二數(shù)據(jù)緩存器、一第三數(shù)據(jù)緩存器、一頻率除頻器及一延遲控制器。第一數(shù)據(jù)緩存器根據(jù)第一工作頻率將串行數(shù)據(jù)存成并列數(shù)據(jù)。頻率除頻器對(duì)第一工作頻率除頻，以產(chǎn)生第二工作頻率。第二數(shù)據(jù)緩存器根據(jù)第二工作頻率的操作，從第一數(shù)據(jù)緩存器取得并列數(shù)據(jù)。延遲控制器用來延遲第二工作頻率，以產(chǎn)生第三工作頻率。第三數(shù)據(jù)緩存器根據(jù)第三工作頻率，從第二數(shù)據(jù)緩存器取得并列數(shù)據(jù)。
文檔編號(hào)H03M9/00GK101630959SQ20081013238
公開日2010年1月20日 申請(qǐng)日期2008年7月16日 優(yōu)先權(quán)日2008年7月16日
發(fā)明者張慶彥, 王文彬 申請(qǐng)人:華晶科技股份有限公司