專利名稱：用于集成電路元件的高速低功率輸入緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路(IC)元件，尤其涉及一種用于集成電路元件 的高速、低功率輸入緩沖器，— 集成電路元件包括諸如動態(tài)隨機(jī)記憶體 (DRAM),同步DRAM,同步靜態(tài)隨機(jī)記憶體(SRAM)之類的記憶體。
背景技術(shù)：
集成電路之間的信號發(fā)送通常是由使用多種信號發(fā)送協(xié)定中的一個來 完成。大多數(shù)協(xié)定都指定一參考電壓(VREF)。當(dāng)輸入電壓(VIN)高于VREF 準(zhǔn)位一特定電壓(Vih)時，輸入電壓的有效邏輯準(zhǔn)位為"高"；當(dāng)輸入電 壓低于VREF準(zhǔn)位一特定電壓(Vil )時，輸入電壓的有效邏輯準(zhǔn)位為"低"。 用于高速記憶體界面應(yīng)用的線腳系列終端邏輯(Stub Series-Terminated Logic; SSTL)界面標(biāo)準(zhǔn)，也是使用這種協(xié)定的一個例子。故若能提供一輸 入緩沖器，其和傳統(tǒng)電路設(shè)備相比，需要較弱的功率準(zhǔn)位并同時顯示出較 高的操作速度，是相當(dāng)有益的。發(fā)明內(nèi)容本發(fā)明揭露了一種用于集成電路元件的高速、低功率的輸入緩沖器，其 中輸入電壓(VIN)耦接到PMOS晶體管和應(yīng)0S晶體管。依據(jù)本發(fā)明的輸入緩沖器，在校準(zhǔn)相位操作期間而非在主動操作^t式時，使用一參考電壓輸入 (VRFF)。當(dāng)VIN=VREF，本發(fā)明的輸入緩沖器提供了最大的直通電流(through current),并且在所有其他VIN電壓上提供較低的直通電流。所揭露的一 結(jié)合有輸入緩沖器的集成電路元件中，兩個(或更多)輸入緩沖器可以用 于每個元件的輸入接腳。本發(fā)明特別揭露了 一種包括至少一輸入緩沖器的集成電路元件，包括 有效地耦接到第一電壓節(jié)點(diǎn)的PMOS晶體管，有效地耦接在PMOS晶體管和 第二電壓節(jié)點(diǎn)之間的麗OS晶體管，其中將PMOS晶體管和NM0S晶體管連接 以接收輸入電壓信號和在PMOS晶體管和NMOS晶體管中間的輸出節(jié)點(diǎn)。本發(fā)明進(jìn)一步揭露了一種集成電路輸入緩沖器，包括用于接收輸入 電壓信號的輸入終端；當(dāng)輸入緩沖器處于其操作相位時回應(yīng)輸入電壓信號 以提供輸出電壓信號的輸出終端；以及當(dāng)輸入緩沖器處于可選的校準(zhǔn)相位 操作的狀態(tài)時，提供參考電壓信號到輸入緩沖器的參考電壓終端。本發(fā)明還揭露了操作用于集成電路元件輸入緩沖器的方法，該集成電路元件具有電壓輸入和參考電壓輸入，其中該方法包括當(dāng)在電壓輸入上 的第一電壓基本上等于參考電壓輸入上的第二電壓時，提供第一準(zhǔn)位的直 通電流給輸入緩沖器的輸出節(jié)點(diǎn)；以及當(dāng)?shù)谝浑妷夯旧喜坏扔诘诙妷?時，提供較'J、的第二準(zhǔn)位的直通電流給輸出節(jié)點(diǎn)。本發(fā)明還進(jìn)一步揭露了一種集成電路元件，其包括至少二個輸入緩沖 器，該些輸入緩沖器連接到集成電路元件的至少一輸入接腳。在一實(shí)施例 中，輸入緩沖器可在操作和校準(zhǔn)相位操作間擇一選擇。為讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉 較佳實(shí)施例，并配合所附圖式，作詳細(xì)i兌明如下。


-,.,圖1是差動》史大器形式的習(xí)知輸入緩沖器的示意圖，該緩沖器具有一 VREF輸入和一 VIN輸入。圖2是依據(jù)本發(fā)明一個實(shí)施例的高速、低功率輸入緩沖器的典型示意 圖，該緩沖器利用了多個結(jié)合VREF和VIN輸入信號的校準(zhǔn)信號。圖3示出了前述附圖中描述的校準(zhǔn)信號相對時序的典型波形圖。圖4是依據(jù)本發(fā)明應(yīng)用于集成電路元件的可能執(zhí)行系統(tǒng)的功能方塊圖， 其中使用了兩個高速、低功率的輸入緩沖器，當(dāng)其中一個被使用時另一個 被校準(zhǔn)。圖5是示出了前述附圖中描述的輸入和輸出選通信號相對時序的典型 波形圖。輸入緩沖器 102、 104、 106:線路114: N通道晶體管 108、 112: P通道晶體管電流源 118:反相器200A、 200B:輪入'綾沖器100: 110、 116: 200、 202、 218' 222, 240: 402!204、 206、 208、 210、 212、 220、 226、 228、 230、 232, 224:電容器 電阻、402 :傳輸閘門214:線路 234、 236:甜 238:反相器 術(shù),、402-s一體管傳輸閘門
具體實(shí)施例方式
參考圖1,以差動放大器(differential amplifier)的形式示出了習(xí) 知輸入緩沖器100的示意圖，其具有線路102上的一信號VIN作為一個輸 入和線路104上的一信號VREF作為另一輸入。在所示的圖中，習(xí)知輸入緩 沖器100提供一線路106上的輸出信號(OUT)作為回應(yīng)。習(xí)知輸入緩沖器100包括與N通道晶體管11G串聯(lián)的P通道晶體管108, N通道晶體管IIO耦接在與晶體管108的源極連接的供給電壓(VCC)和位 于晶體管110源極的節(jié)點(diǎn)VTAIL之間。晶體管108和IIO共同連結(jié)的汲極 (節(jié)點(diǎn)VPG )連接到晶體管108的柵極，而連接晶體管110的柵極用來接收 線路104上的VREF信號。同樣地，P通道晶體管112和N通道晶體管114串聯(lián)，N通道晶體管114 耦接在與晶體管112源極相連接的VCC和晶體管114的源極節(jié)點(diǎn)VTAIL之 間。晶體管112和114共同連結(jié)的汲極提供信號0UTB (output bar)。將晶 體管112的柵極連接到節(jié)點(diǎn)VPG,而連接晶體管118的柵極以接收線路102 上的VIN信號。節(jié)點(diǎn)VTAIL連接到與接地電路(VSS)耦接的電流源116, 而OUTB信號提供至反相器(inverter ) 118的輸入以供應(yīng)輸出信號OUT。功能上，當(dāng)VIN信號準(zhǔn)位升高超過VREF準(zhǔn)位時，信號OUTB變?yōu)?低" 而引起輸出信號OUT變?yōu)?高"。當(dāng)VIN信號準(zhǔn)位轉(zhuǎn)變?yōu)榈陀赩REF準(zhǔn)位時， 信號OUTB變?yōu)?高，，而引起輸出信號OUT變?yōu)?低"。由習(xí)知的輸入緩沖器 IOO拉制的電流量是由電流源116限制，隨著電流量的增加有助于增加習(xí)知 輸入緩沖器100的運(yùn)行速度。請參閱圖2，其為依據(jù)本發(fā)明一實(shí)施例的高速、低功率輸入緩沖器200 的典型示意圖。輸入緩沖器200接收線路202上的VIN信號和線路204上 的VREF信號，以最終提供線路206上的一輸出信號OUT。線路208上的校 準(zhǔn)信號(CAL)耦接到N通道晶體管218的柵極，該晶體管218的一接線端 系用來接收線路204上的VREF信號，另一接線端耦接到節(jié)點(diǎn)VINP。以同樣 的方式，補(bǔ)償校準(zhǔn)信號(CALB)提供在耦接到N通道晶體管220柵極的線 路210上，該晶體管220有一接線端用來接收線路202上的VIN信號，另一 接線端耦接到節(jié)點(diǎn)VINP。一對電容器222和224分別將節(jié)點(diǎn)VINP耦接到節(jié)點(diǎn)VOSP上的N通道 晶體管226和節(jié)點(diǎn)V0SN上的1T通道晶體管228的接線端。晶體管226、 2" 的柵極分別接收線路212上的CALP信號和線路216上的CALN信號，同時 晶體管226、 228的另一接線端耦接到節(jié)點(diǎn)OUTB。 一P通道晶體管230的源 極接線端耦接到VCC,其汲極耦接到節(jié)點(diǎn)OUTB，柵極耦接到節(jié)點(diǎn)VOSP。相應(yīng)的N通道晶體管232的汲極耦接到節(jié)點(diǎn)OUTB,藉由與N通道晶體 管234串聯(lián)，其源極接線端耦接到接地電壓。晶體管232的柵極耦接到節(jié) 點(diǎn)VOSN,同時晶體管234的柵極接收線路214上的CALPB信號。線路212 上的CALP信號同樣也耦接到N通道晶體管236的柵極，該N通道晶體管236 的一接線端耦接到節(jié)點(diǎn)0UTB,另一接線端藉由電阻240耦接到接地電壓。 節(jié)點(diǎn)OUTB耦接到反相器238，并經(jīng)由該反相器238提供線路206上的輸出 信號0UT。與習(xí)知輸入緩沖器IOO (圖1)相比，本發(fā)明的高速、低功率輸 入緩沖器200是結(jié)合數(shù)個校準(zhǔn)信號來執(zhí)行的。再請參閱圖3,在相位校準(zhǔn)操作期間，開始時線路208上的CAL信號為 "高"，而線路210上的補(bǔ)償CALB信號為"低"。其后，線路212上的CALP 信號為"高"并且線路214上的補(bǔ)償CALPB信號為"低"。電阻240經(jīng)由晶體管 236將節(jié)點(diǎn)OUTB下拉為"低"，直到流經(jīng)晶體管230的電流和流經(jīng)電阻240 的電流相等。可以有利地選擇電阻240的阻值來使晶體管下拉一最佳量的 電流。值得注意的是，電阻240的功能也可利用其他的技術(shù)實(shí)現(xiàn)而提供一 合適的電流源，例如，用相對通道長度較長、相對寬度較窄的晶體管替換 晶體管236,從而避免了對電阻240的需求。同時，由于晶體管226處于"導(dǎo)通"的狀態(tài)，因此節(jié)點(diǎn)VOSP上的電壓和 節(jié)點(diǎn)OUTB上的電壓相等，其中VOSP是晶體管230上的柵極電壓。在節(jié)點(diǎn) VOSP和VCC間的電壓差是晶體管230的柵極到源極電壓差(Ves),且該電壓 差是溫度以及晶體管230制作過程變化的函數(shù)。接著，線路212上的CaO>梧號為"低"，線路214和216上的信號CALPB 和CALN分別為"高"。通過晶體管230的電流主要由晶體管230的V&電壓決 定，因此節(jié)點(diǎn)OUTB的電壓將會上升，直到通過晶體管232的電流和通過晶 體管230的電流相等。然后，線路216上的信號CALN則取為"低"。同時， 節(jié)點(diǎn)VOSP和VOSN節(jié)點(diǎn)的電壓分別是晶體管230和2"上的柵極電壓。通 過晶體管232的電流量和通過晶體管230的電流量相等。而后將線^各208 上的CAL信號取為"低"，線路210上的CALB信號取為"高"，使通過節(jié)點(diǎn)VINP 的電壓為VIN準(zhǔn)位。隨著VIN從VREF準(zhǔn)位的上升，通過晶體管230的電流將會減弱，而通 過晶體管232的電流將會增加。相應(yīng)地，隨著VIN準(zhǔn)位從VREF準(zhǔn)位下降時， 通過晶體管230的電流將會增加，而通過晶體管232的電流將會減弱。在所示的高速、低功率輸入緩沖器200的實(shí)施例中，晶體管230和232 的V。s電壓均直接回應(yīng)VIN而改變，進(jìn)而提供給節(jié)點(diǎn)OUTB大量的差動電流。 相反，在習(xí)知輸入緩沖器100中晶體管114 (圖1)的Vcs電壓也隨著VIN 的變化而改變，但其乃藉由改變節(jié)點(diǎn)VTAIL上的電壓來抵消L的電壓變化 量。晶體管112的V。s電壓變化僅僅是因節(jié)點(diǎn)VTAIL上電壓變化的結(jié)果，該結(jié) 果導(dǎo)致了晶體管110的Ves電壓的變化，從而導(dǎo)致了節(jié)點(diǎn)VPG上的電壓變化。此外，習(xí)知輸入緩沖器100的交流電上拉或下拉電流大約限制在電流 源116的電流設(shè)置準(zhǔn)位，而本發(fā)明的高速、低功率輸入緩沖器200卻沒有
限制。事實(shí)上，當(dāng)VIN和VREF相等時，產(chǎn)生最大的輸入緩沖器200的直通 電流。隨著VIN準(zhǔn)位增加，晶體管2^處于"截止，，(off)狀態(tài)，同時晶體管 232轉(zhuǎn)換為"導(dǎo)通"(on)狀態(tài)。由于晶體管232的驅(qū)動電流主要由晶體管232 的V。s電壓決定，因此節(jié)點(diǎn)OUTB電壓將被驅(qū)動為"低"，直到其幾乎與VSS電 壓相等。當(dāng)VIN準(zhǔn)位減弱時，晶體管232處于"截止，，狀態(tài)，同時晶體管230 轉(zhuǎn)換為"導(dǎo)通"狀態(tài)。晶體管J,30的驅(qū)動電流同樣主要由晶體管230的L電 壓決定，因此節(jié)點(diǎn)OUTB電壓將被驅(qū)動為"高"，直到幾乎與VCC電壓相等為止。 特別是如圖3所示，在一段操作相位期間(從時間tl到t2 )，信號CAL 處于邏輯準(zhǔn)位"低"，補(bǔ)償CALB信號處于邏輯準(zhǔn)位"高"，而CALP和CALN信 號處于邏輯準(zhǔn)位"低"，CALPB信號處于邏輯準(zhǔn)位"高"。故可以進(jìn)一步確定， 輸入緩沖器并非是100%的時間可利用(如從t。到t時段以及從12到U時 段)，這樣如果使用相同規(guī)格輸入緩沖器的集成電路沒有提供一校準(zhǔn)時段或 為每一個輸入設(shè)計(jì)使用兩個輸入緩沖器200，則會造成該輸入緩沖器產(chǎn)生功 能限制。在后一種情況下，兩個輸入緩沖器中可以在一個被校準(zhǔn)的同時，另 一個緩沖器在使用。與集成電路接墊(bonding pad)以及相關(guān)的靜電放電 USD)電路相比，輸入緩沖器所占的體積相當(dāng)小。因此，為每一個集成電 路元件接墊(或接腳)提供兩個輸入緩沖器200實(shí)際上對晶粒區(qū)域的影響 不大。此外，參考圖4，其為依據(jù)本發(fā)明可能執(zhí)行系統(tǒng)400的功能方塊圖，其 中使用了兩個高速、低功率輸入緩沖器200.A和200B,可以使其中一個進(jìn)行 校準(zhǔn)而另一個正在使用。如圖所示，共用的輸入線路(IN)通過線路INA 和INB上各自的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)的傳輸(或"傳送")閘門 402賜和402勵而提供給輸入緩沖器200A和200B。線路OUTA和OUTB上的 輸入緩沖器2 00A和2 0OB的輸出端通過相應(yīng)的COMS傳輸閘門4 02,和4020UTB 而提供至共用輸出線(OUT)。如圖所示，傳輸閘門402艦和402〖冊分別接收補(bǔ)償信號INAP/INAN和 INBP/INBN。同樣地，傳輸閘門402隨和402謹(jǐn)分別接收補(bǔ)償信號 OUTAP/OUTAN和OUTBP/OUTBN。在操作狀態(tài)中，輸入緩沖器200A在被校準(zhǔn)的同時，可以使用輸入緩沖 器200B。當(dāng)節(jié)點(diǎn)OUTA和OUTB輸出同樣的資料時，輸入緩沖器200A和200B 皆可并行使用。藉由在開啟傳輸閘門402醒之前，將傳輸閘門402服轉(zhuǎn)變?yōu)?"開啟，，狀態(tài)，更可確保達(dá)成上述使用情況。再請參閱如圖5的波形.風(fēng)，其表示在前圖所描述的輸入和輸出選通信 號的相對時序。如圖所示，選通信號至各個傳輸閘門402的時序如下在確 定OUTAP和OUTAN后，確定信號INAP和INAN，其中在后者信號未被確定前， 前者信號也未被確定。以相同的方式，在確定OUTBP和OUTBN后，確定信號后者信號未被確定前，前者信號也未被確定。依據(jù)本發(fā)明，必須用來校準(zhǔn)輸入緩沖器200的頻率是節(jié)點(diǎn)V0SP和V0SN 的漏電流(圖2 )以及電容器222和224的電容的函數(shù)。尤其是在輸入緩沖 器200不處于校準(zhǔn)模式狀態(tài)時，以與操作頻率一樣高的頻率嘗試校準(zhǔn)是很 難的。因此，通常希望以較低的頻率來初始化校準(zhǔn)周期。譬如，與動態(tài)隨 機(jī)記憶體(DRAM)元件結(jié)合使用時，可采用自我更新模式信號。對于時鐘 元件(clocked device )而言，例如像同步DRAM (SDRAM)或靜態(tài)隨機(jī)記憶 體(SRAM)，也可使用時鐘計(jì)數(shù)器的輸出。應(yīng)注意的是，晶體管230和232的校準(zhǔn)順序(圖2為先校準(zhǔn)前者，接著 校準(zhǔn)后者)只需對前述的輸入緩沖器200做微小的改變即可被顛倒。此外， 節(jié)點(diǎn)VOSN和VOSP可分別耦接到VSS下或VCC上。另外，晶體管226和228'、盡管l面結(jié)合具體電路和元;牛類型描述了本發(fā)明;原理，但可以清楚 的是，前述僅僅是舉例進(jìn)行描述，并非用以限制本發(fā)明的范圍。尤其是應(yīng) 當(dāng)認(rèn)識到，前述揭示的教導(dǎo)會提示相關(guān)領(lǐng)域的技術(shù)人員進(jìn)行其他修改。這 種修改可以涉及其他特征，包括本身已知的特征和可以代替使用的特征或 除本發(fā)明已經(jīng)描述過的特征。盡管在該申請專利范圍闡述了特定結(jié)合的特 征，但應(yīng)當(dāng)理解本發(fā)明公開的范圍還包括，其中清楚或暗示或任何普通的 或修改的任何新穎的特征或任何新穎特征的組合，這對相關(guān)領(lǐng)域的技術(shù)人 員是顯而易見的，無論是否涉及當(dāng)前任何權(quán)利所要求的相同發(fā)明，以及無 論是否解決某些或全部本發(fā)明所面臨的相同的技術(shù)問題。因此在源于本申 請或任何其他申請的檢舉S詢:本申請保留對這種特征和/或這種特征組合 闡述新的權(quán)利要求的權(quán)利。如此處所使用的，術(shù)語"包括，，，或其任意變形，目的是覆蓋非絕對性的 包括，例如包括某些要件的敘述的步驟、方法、專案或裝置不是必須只包 括這些要件，而是可以包括或這種步驟、方法、專案或裝置沒有明確說明 的或固有的其他要件。本申請的描述不應(yīng)當(dāng)視為隱含任何必須包括在權(quán)利 要求的范圍和所允許的只由權(quán)利要求限定的申請事項(xiàng)的范圍之內(nèi)作為必需 要件的特殊元件、步驟或功能。此外，附屬專利范圍并不是調(diào)用35 U. S C 112 節(jié)的第六自然段，除非使用確切的用語"用于...的裝置，，并且其后緊跟分詞。 雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任 何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與 潤飾。
權(quán)利要求
1、一種集成電路輸入緩沖器，其特征在于其包括輸入終端，接收輸入電壓信號；輸出終端，當(dāng)該輸入緩沖器處于操作階段時，提供輸出電壓信號，以回應(yīng)該輸入電壓信號；以及參考電壓接線端，當(dāng)該輸入緩沖器處于可選操作校準(zhǔn)階段時，提供參考電壓信號給該輸入緩沖器。
2、 根據(jù)權(quán)利要求l所述的集成電路輸入緩沖器，其特征在于其中所述 的參考電壓接線端耦接到該輸入緩沖器，以回應(yīng)第 一校準(zhǔn)信號。
3、 根據(jù)權(quán)利要求1所述的集成電路輸入緩沖器，其特征在于其中所述 的輸入終端耦接到該輸入緩沖器，以回應(yīng)第二補(bǔ)償校準(zhǔn)信號。
4、 一種操作用于集成電路元件的輸入緩沖器的方法，該集成電路元件 具有電壓輸入和參考電壓輸入，其特征在于該方法包括以下步驟當(dāng)在該電壓輸入上的第一電壓基本上等于該參考電壓輸入上的第二電 壓時，提供第一準(zhǔn)位的直通電流給該輸入緩沖器的輸出節(jié)點(diǎn)；以及當(dāng)該第一電壓基本上不等于該第二電壓時，提供較小的第二準(zhǔn)位的直 通電流給該輸出節(jié)點(diǎn)。
5、 一種集成電路元件，其特征在于其包括至少二個輸入緩沖器，該些輸入緩沖器連接到該集成電路元件的至少—輸入接腳。
6、根據(jù)權(quán)利要求5所述的集成電路元件，其特征在于其中所述的至少 二輸入緩沖器可在操作和操作校準(zhǔn)階段間擇一選擇。
全文摘要
本發(fā)明是有關(guān)于一種用于集成電路元件的高速低功率輸入緩沖器，其中輸入電壓(VIN)耦接到上拉和下拉晶體管。依據(jù)一具體實(shí)施例，在校準(zhǔn)相位操作期間，且非在主動操作模式時，輸入緩沖器使用一參考電壓輸入(VRFF)。當(dāng)VIN＝VREF時，輸入緩沖器提供了最大的直通電流，并且在所有其他VIN電壓下提供了較低的直通電流。所揭露的結(jié)合一輸入緩沖器的集成電路元件中，兩個(或更多)輸入緩沖器可以用于每個元件的輸入接腳。
文檔編號H03K19/0185GK101399077SQ20081017763
公開日2009年4月1日 申請日期2005年7月19日 優(yōu)先權(quán)日2005年3月29日
發(fā)明者道格拉斯·布萊恩·巴特樂 申請人:茂德科技股份有限公司(新加坡子公司)